고대역 메모리
고대역폭 메모리(高帶域幅 - , 영어: High Bandwidth Memory, HBM) 또는 광대역폭 메모리(廣帶域幅 - )는 삼성전자, AMD, 하이닉스의 3D 스택 방식의 DRAM을 위한 고성능 RAM 인터페이스이다. 고성능 그래픽스 가속기와 네트워크 장치와 결합하기 위해 사용된다.[1] HBM을 채용한 최초 장치는 AMD 피지 GPU이다.[2][3]
고대역 메모리는 JEDEC에 의해 2013년 10월 산업 표준으로 채택되었다.[4] 2세대 HBM2는 2016년 1월 JEDEC에 의해 수용되었다.[5]
기술
[편집]HBM은 DDR4 또는 GDDR5보다 상당히 작은 폼 팩터를 갖추면서 전기를 덜 사용하는 고대역을 달성한다.[6] 최대 8개의 DRAM 다이를 적층함으로써 완성되며, 여기에는 메모리 컨트롤러를 갖춘 선택적 베이스 다이(base die)를 포함하는데, 이는 실리콘관통전극(TSV)과 마이크로범프(microbump)에 의해 상호 연결된다. HBM 기술은 마이크론 테크놀로지가 개발한 하이브리드 메모리 큐브 인터페이스와 원리가 비슷하지만 호환되지는 않는다.[7]
HBM 메모리 버스는 DDR4나 GDDR5 등 다른 DRAM 메모리에 비해 매우 넓은 편이다. 4개의 DRAM 다이스(4-Hi)의 HBM 스택은 총 8개 채널과 총 1024비트 너비에 대해 각 다이 당 128비트 채널을 2개 갖추고 있다. 그러므로 4개의 4-Hi HBM 스택을 갖춘 그래픽 카드/GPU는 4096비트 너비의 메모리 버스를 갖게 되는 셈이다. GDDR 메모리의 버스 너비는 512비트 메모리 인터페이스를 갖춘 그래픽 카드의 경우 16채널에 32비트이다.[8] HBM은 패키지 당 최대 4GB를 지원한다.
DDR4, GDDR5 대비 메모리에 대한 많은 수의 연결로 인해 GPU(또는 다른 프로세서)에 대한 새로운 HBM 메모리 연결 방식이 필요했다.[9] AMD와 엔비디아는 모두 인터포저(interposer)라는 이름의 실리콘 칩을 사용하여 메모리와 GPU를 연결한다. 이 인터포저는 메모리와 프로세서가 물리적으로 가깝게 위치시키는 것을 요구함으로써 메모리 경로를 감소시킨다는 장점이 있다. (많은 수의 IO 단자를 가지는 HBM의 경우 그보다 적은 IO단자를 가진 PCB와 직접 연결하기 어렵기 때문에, HBM과 PCB사이에 IO단자 수를 변환해서 신호를 분배하는 인터포저를 사용하는 것이다.) 그러나 반도체 장치 제조는 인쇄 회로 기판 제조에 비해 상당히 더 비싼 편이므로 최종 제품에 가격이 증가된다. 당연히 이전에 DRAM칩과 PCB만 사용했던 것을 인터포저라는 고급장치까지 추가로 사용해야 하므로 비용이 증가되는 것이다.
인터페이스
[편집]- HBM 2
- HBM 3
- HBM 4
역사
[편집]
고대역 메모리의 개발은 2008년 컴퓨터 메모리의 전력 사용량과 폼 팩터를 증가시키는 문제를 해결하고자 AMD에서 시작되었다.
같이 보기
[편집]각주
[편집]- ↑ ISSCC 2014 Trends 보관됨 2015-02-06 - 웨이백 머신 page 118 "High-Bandwidth DRAM"
- ↑ Smith, Ryan (2015년 7월 2일). “The AMD Radeon R9 Fury X Review”. Anandtech. 2016년 8월 1일에 확인함.
- ↑ Morgan, Timothy Prickett (2014년 3월 25일). “Future Nvidia ‘Pascal’ GPUs Pack 3D Memory, Homegrown Interconnect”. EnterpriseTech. 2014년 8월 26일에 확인함.
Nvidia will be adopting the High Bandwidth Memory (HBM) variant of stacked DRAM that was developed by AMD and Hynix
- ↑ HIGH BANDWIDTH MEMORY (HBM) DRAM (JESD235), JEDEC, October 2013
- ↑ “JESD235a: High Bandwidth Memory 2”. 2016년 1월 12일.
- ↑ HBM: Memory Solution for Bandwidth-Hungry Processors 보관됨 2015-04-24 - 웨이백 머신, Joonyoung Kim and Younsu Kim, SK hynix // Hot Chips 26, August 2014
- ↑ Where Are DRAM Interfaces Headed? Archived 2018년 6월 15일 - 웨이백 머신 // EETimes, 4/18/2014 "The Hybrid Memory Cube (HMC) and a competing technology called High-Bandwidth Memory (HBM) are aimed at computing and networking applications. These approaches stack multiple DRAM chips atop a logic chip."
- ↑ Highlights of the HighBandwidth Memory (HBM) Standard Archived 2014년 12월 13일 - 웨이백 머신. Mike O’Connor, Sr. Research Scientist, NVidia // The Memory Forum – June 14, 2014
- ↑ Smith, Ryan (2015년 5월 19일). “AMD Dives Deep On High Bandwidth Memory - What Will HBM Bring to AMD?”. Anandtech. 2017년 5월 12일에 확인함.
외부 링크
[편집]- HIGH BANDWIDTH MEMORY (HBM) DRAM (JESD235), JEDEC, October 2013
- 25.2 A 1.2V 8Gb 8-channel 128GB/s high-bandwidth memory (HBM) stacked DRAM with effective microbump I/O test methods using 29 nm process and TSV. D.U Lee, SK hynix, ISSCC 2014 doi:10.1109/ISSCC.2014.6757501
- HBM vs HBM2 vs GDDR5 vs GDDR5X Memory Comparison