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DDR5 SDRAM

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DDR5 SDRAM
Double Data Rate 5 Synchronous Dynamic Random-Access Memory
RAM의 종류
16 GB DDR5-4800 1.1 V UDIMM
개발JEDEC
유형SDRAM
세대5세대
출시일2020년 (2020) (추정)[1]
표준
  • DDR5-4000 (PC5-32000)
  • DDR5-4400 (PC5-35200)
  • DDR5-4800 (PC5-38400)
  • DDR5-5200 (PC5-41600)
  • DDR5-5600 (PC5-44800)
  • DDR5-6000 (PC5-48000)
  • DDR5-6200 (PC5-49600)
  • DDR5-6400 (PC5-51200)
  • DDR5-6800 (PC5-54400)
  • DDR5-7200 (PC5-57600)
  • DDR5-7600 (PC5-60800)
  • DDR5-8000 (PC5-64000)
  • DDR5-8400 (PC5-67200)
  • DDR5-8800 (PC5-70400)
[2][3]
전압1.1 V
이전DDR4 SDRAM

컴퓨팅 인터페이스 개발에서 DDR5 SDRAM(double data rate fifth-generation synchronous dynamic random-access memory)은 동기 동적 랜덤 액세스 메모리의 한 종류이다. 이전 세대인 DDR4 SDRAM과 비교하여, DDR5는 전력 소비를 줄이면서 대역폭을 두 배로 늘리는 것을 목표로 계획되었다.[4] 당초 2018년을 목표로 했던 이 표준은[5] 2020년 7월 14일에 발표되었다.[6]

결정 피드백 등화(DFE)라는 새로운 기능은 더 높은 대역폭과 성능 향상을 위해 입출력(I/O) 속도 확장성을 가능하게 한다. DDR5는 DDR4 및 DDR3와 거의 동일한 14 ns의 지연 시간을 갖는다.[7] DDR5는 최대 듀얼 인라인 메모리 모듈(DIMM) 용량을 64 GB에서 512 GB로 8배 늘렸다.[2][8] 또한 DDR5는 DDR4보다 더 높은 주파수를 가지며, 현재 최대 9.6 GT/s까지 가능하며, 8.2 GT/s는 약 64 GB/s의 대역폭으로 변환된다. 액체 질소를 사용하여 13 GT/s 이상의 속도가 달성되기도 했다.[9]

램버스는 2017년 9월에 작동 가능한 DDR5 DIMM을 발표했다.[10][11] 2018년 11월 15일, SK하이닉스는 1.1 V에서 5.2 GT/s로 작동하는 최초의 DDR5 RAM 칩 개발을 완료했다고 발표했다.[12] 2019년 2월, SK하이닉스는 예비 DDR5 표준에서 규정한 최고 속도인 6.4 GT/s 칩을 발표했다.[13] 최초의 양산형 DDR5 DRAM 칩은 2020년 10월 6일 SK하이닉스에 의해 공식 출시되었다.[14][15]

노트북과 스마트폰을 위한 별도의 JEDEC 표준인 LPDDR5(Low Power Double Data Rate 5)는 2019년 2월에 발표되었다.[16]

DDR4와 비교하여 DDR5는 메모리 전압을 DDR4에 필요한 1.2 V에서 1.1 V로 더 낮췄다. DDR5 모듈은 더 높은 속도에 도달하기 위해 온보드 전압 조정기를 통합한다.[11][17]

2024년에는 인텔 애로우레이크와 함께 최초의 CUDIMM(clocked unbuffered DIMM) 및 CSODIMM(clocked SODIMM) 모듈이 도입되었다. 이 모듈들은 더 높은 속도에 도달하는 데 도움이 되도록 클럭 신호를 다시 구동하는 구성 요소를 포함한다.[18] AMD는 CUDIMM을 지원하지 않지만, 젠 5는 바이패스 모드에서 CUDIMM을 수용한다.

특징

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온다이 ECC

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DDR4와 달리 모든 DDR5 칩에는 온다이 오류 수정 코드가 있어, 데이터를 CPU로 전달하기 전에 저장 오류를 감지하고 수정함으로써 신뢰성을 향상시키고 칩당 결함률이 높은 더 고밀도의 RAM 칩을 사용할 수 있게 한다.[19]

온다이 ECC는 진정한 ECC 메모리보다 낮은 수준에서 발생한다. 외부 제어 ECC와 달리 CPU로 향하는 추가 칩과 데이터 라인이 없으며, 오류 감지 여부에 대한 세부 정보를 보고하지 않는다. 수정되지 않은 오류를 기반으로 수정된 오류의 존재를 유추하기 위해 정교한 알고리즘이 구축되었다.[20]

서브채널

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각 DDR5 DIMM에는 두 개의 독립적인 채널이 있다. 이전 DIMM 세대에서는 64개(비ECC용) 또는 72개(ECC용) 데이터 라인으로 전체 메모리 모듈을 제어하는 단일 채널과 하나의 CA(명령/주소) 버스만 있었다. DDR5 DIMM의 두 서브채널은 각각 자체 CA 버스를 가지며, 비ECC 메모리의 경우 32비트를, ECC 메모리의 경우 36개 또는 40개의 데이터 라인을 제어하여 총 64, 72 또는 80개의 데이터 라인을 형성한다. 줄어든 버스 폭은 16으로 두 배 늘어난 최소 버스트 길이로 보완되며, 이는 현대 X86 마이크로프로세서에서 사용되는 캐시 라인 크기와 일치하는 64바이트의 최소 액세스 크기를 유지한다.[21]

리프레시

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DDR5는 또한 85°C 이하에서 작동할 때 리프레시 간격을 64ms에서 32ms로 줄였다. DDR4의 tRFC4 메커니즘은 은퇴하고 tRFCsb 타이밍이 추가되었다.

또한 REFab과 REFsb라는 두 가지 리프레시 명령을 제공한다.

메모리 모듈

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DDR, DDR2, DDR3, DDR4 SDRAM의 물리적 비교

여러 DDR5 메모리 칩을 회로 기판에 실장하여 메모리 모듈을 형성할 수 있다. 개인용 컴퓨터 및 서버에서 사용하기 위해 DDR5 메모리는 대개 보통 DIMM으로 알려진 288핀 듀얼 인라인 메모리 모듈로 공급된다. 이전 메모리 세대와 마찬가지로 DDR5에도 여러 DIMM 변형이 존재한다.

언버퍼드 메모리 모듈(UDIMM)은 메모리 칩 인터페이스를 모듈 커넥터에 직접 노출한다. 레지스터드 또는 부하 감소 변형(RDIMM/LRDIMM)은 메모리 컨트롤러와 DRAM 칩 사이의 신호를 버퍼링하기 위해 메모리 모듈에 추가적인 능동 회로를 사용한다. 이는 DDR5 버스의 전기 용량 부하를 줄여준다.

DDR5 UDIMM은 5 V 입력을 사용하는 반면, RDIMM과 LRDIMM은 12 V를 사용한다.[22] 잘못된 메모리 유형을 삽입하여 발생하는 손상을 방지하기 위해 DDR5 UDIMM과 (L)RDIMM은 기계적으로 호환되지 않는다. 또한 DDR5 DIMM에는 3.3 V의 관리 인터페이스 전원이 공급되며,[23][24] 메모리 칩에 필요한 낮은 전압으로 변환하기 위해 온보드 회로(전력 관리 집적 회로[25] 및 관련 수동 소자)를 사용한다. 사용 지점에 가까운 최종 전압 조정은 더 안정적인 전력을 제공하며, 이는 CPU 전원 공급 장치를 위한 전압 조정기 모듈의 발전 과정을 반영한다.

작동

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표준 DDR5 메모리 속도는 4,000에서 6,400 MT/s(PC5-32000에서 PC5-51200) 범위이다.[2] 이전 세대와 마찬가지로 나중에 더 높은 속도가 추가될 수 있다. XMP 프로파일은 현재 1.400 V/1.450 V에서 8000 MT/s를 허용하는데, 이는 JEDEC 표준인 1.1 V보다 훨씬 높다.

DDR4 SDRAM과 비교하여 최소 버스트 길이는 16으로 두 배가 되었으며, 8회 전송 후 "버스트 촙(burst chop)" 옵션이 있다. 주소 지정 범위도 다음과 같이 약간 확장되었다.

  • 칩 ID 비트 수는 3비트로 유지되어 최대 8개의 적층 칩을 허용한다(3 → 3).
  • 세 번째 뱅크 그룹 비트(BG2)가 추가되어 최대 8개의 뱅크 그룹을 허용한다(2 → 3).
  • 뱅크 그룹당 최대 뱅크 수는 4개로 유지된다(2 → 2).
  • 행 주소 비트 수는 17개로 유지되어 최대 128K 행을 지원한다(17 → 17).
  • 열 주소 비트(C10)가 하나 더 추가되어 ×4 칩에서 최대 8192개 열(1 KB 페이지)을 허용한다(11 → 12).
  • 최하위 3개의 열 주소 비트(C0, C1, C2)가 제거되었다. 모든 읽기 및 쓰기는 8의 배수인 열 주소에서 시작해야 한다(3 → 0). 이는 내부 ECC 때문에 필요하다.
  • 주소 지정 확장을 위해 4번째 칩 ID 비트(CID3) 또는 추가 행 주소 비트(R17) 중 하나로 사용할 비트 하나가 예약되었다(0 → 1).

명령 인코딩

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DDR5 명령 인코딩[26][3]
명령CS명령/주소 (CA) 비트
012345678910111213
활성화
(행 열기)		 LLL행 R0–3뱅크뱅크 그룹칩 CID0–2
H행 R4–16R17/
CID3
예약됨 LLH예약됨
H예약됨
미래 사용을 위해 예약됨 LHLLLV
HV
패턴 쓰기 LHLLHLH뱅크뱅크 그룹칩 CID0–2
HV열 C3–10VAPHVCID3
미래 사용을 위해 예약됨 LHLLHHV
HV
모드 레지스터 쓰기 LHLHLL주소 MRA0–7V
H오프코드 OP0-7VCWV
모드 레지스터 읽기 LHLHLH주소 MRA0–7V
HVCWV
쓰기 LHLHHLBL뱅크뱅크 그룹칩 CID0–2
HV열 C3–10VAPWRPVCID3
읽기 LHLHHHBL뱅크뱅크 그룹칩 CID0–2
HV열 C3–10VAPVCID3
Vref CA LHHLLL오프코드 OP0-6LV
Vref CS LHHLLL오프코드 OP0-6HV
전체 리프레시 LHHLLHCID3VHL칩 CID0–2
전체 리프레시 관리 LHHLLHCID3VL칩 CID0–2
동일 뱅크 리프레시 LHHLLHCID3뱅크VH칩 CID0–2
동일 뱅크 리프레시 관리 LHHLLHCID3뱅크VLH칩 CID0–2
전체 프리차지 LHHLHLCID3VL칩 CID0–2
동일 뱅크 프리차지 LHHLHLCID3뱅크VH칩 CID0–2
프리차지 LHHLHHCID3뱅크뱅크 그룹칩 CID0–2
미래 사용을 위해 예약됨 LHHHLLV
셀프 리프레시 진입 LHHHLHVLV
파워다운 진입 LHHHLHVHODTV
다목적 명령 LHHHHL오프코드 OP0–7V
파워다운 탈출; 무작동 LHHHHHV
선택 해제 (무작동) HX
  • 신호 레벨
    • H, 하이
    • L, 로우
    • V, 유효함 (로우 또는 하이 중 하나)
    • X, 무관함
  • 논리 레벨
    •      활성
    •      비활성
    •      사용 안 함
  • 제어 비트
    • AP, 자동 프리차지
    • CW, 제어 워드
    • BL, 버스트 길이 ≠ 16
    • WRP, 부분 쓰기
    • ODT, ODT 활성 유지

명령 인코딩은 대폭 재배열되었으며 LPDDR4의 방식을 차용했다. 명령은 14비트 버스를 사용하여 1주기 또는 2주기 동안 전송된다. 일부 단순 명령(예: 프리차지)은 1주기가 걸리지만, 주소가 포함된 명령(활성화, 읽기, 쓰기)은 28비트 정보를 포함하기 위해 2주기를 사용한다.

또한 LPDDR과 마찬가지로, 이제 8개의 13비트 모드 레지스터 대신 256개의 8비트 모드 레지스터가 있다. 또한 레지스터드 클럭 드라이버 칩이 사용하도록 예약된 하나의 레지스터(MR7) 대신, 모드 레지스터의 완전한 두 번째 뱅크가 정의되어 있다(CW 비트를 사용하여 선택).

"패턴 쓰기(Write Pattern)" 명령은 DDR5에서 새로 추가된 것으로, 일반적인 쓰기 명령과 유사하지만 버스에서 데이터를 가져오는 대신 개별 데이터 대신 1바이트 모드 레지스터(기본값은 모두 0)의 복사본으로 범위를 채운다. 이는 일반 쓰기와 완료 시간은 동일하지만 명령 버스를 다른 작업에 사용할 수 있게 해준다.

다목적 명령에는 데이터 버스의 트레이닝 및 보정을 위한 다양한 하위 명령이 포함되어 있다.

지원

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인텔

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12세대 앨더레이크, 13세대 랩터레이크, 그리고 14세대 랩터레이크 리프레시 CPU는 DDR5와 DDR4를 모두 지원하지만, 대개 메인보드에는 둘 중 하나만을 위한 DIMM 소켓이 있다. 인텔 H610 칩셋을 사용하는 일부 메인보드는 DDR4와 DDR5를 모두 지원하지만 동시에 사용할 수는 없다.[27]

사파이어 래피즈 서버 CPU, 코어 울트라 시리즈 1 메테오레이크 모바일 CPU, 그리고 최신 코어 울트라 시리즈 2 애로우레이크 데스크탑 CPU는 모두 DDR5를 독점적으로 지원하며, 애로우레이크는 6400 MT/s의 더 높은 기본 속도를 허용하는 CUDIMM DDR5 메모리 표준도 지원한다.

AMD

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DDR5 및 LPDDR5는 젠 3+ 아키텍처로 구동되는 라이젠 6000 시리즈 모바일 APU에서 지원된다. 라이젠 7000 및 라이젠 9000 시리즈 데스크탑 프로세서도 DDR5 메모리를 표준으로 지원한다.[28]

Epyc 4세대 제노아 및 베르가모 서버 CPU는 소켓 SP5에서 12채널 DDR5를 지원한다.[29][30]

각주

[편집]
  1. ↑ https://www.jedec.org/ddr5details
  2. 1 2 3 “DDR5 Memory Standard: An introduction to the next generation of DRAM module technology - Kingston Technology”. Kingston Technology. 2023년 2월 19일에 확인함.
  3. 1 2 “DDR5 SDRAM Product Core Data Sheet” (PDF). Micron. 2023년 5월 15일에 확인함.[깨진 링크(과거 내용 찾기)]
  4. ↑ Manion, Wayne (2017년 3월 31일). “DDR5 will boost bandwidth and lower power consumption”. Tech Report. 2017년 4월 1일에 확인함.
  5. ↑ Cunningham, Andrew (2017년 3월 31일). “Next-generation DDR5 RAM will double the speed of DDR4 in 2018”. Ars Technica. 2018년 1월 15일에 확인함.
  6. ↑ Smith, Ryan (2020년 7월 14일). “DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 and Beyond”. 《AnandTech》. 2020년 7월 14일에 원본 문서에서 보존된 문서. 2020년 7월 15일에 확인함.
  7. ↑ Dr. Ian Cutress (2020년 10월 6일). “Insights into DDR5 Sub-timings and Latencies”. AnandTech. 2020년 10월 6일에 원본 문서에서 보존된 문서. In terms of single access latency, we are ultimately not going to be any faster than we were by the end of the DDR3 era. DDR3-1866 at CL13 was already at 13.93 nanoseconds.
  8. ↑ “DDR5 vs DDR4 – All the Design Challenges & Advantages”.
  9. ↑ “DDR5 memory overclock surpasses 13,020 MT/s for the first time” (미국 영어). 《VideoCardz.com》. 2025년 9월 23일에 확인함.
  10. ↑ Lilly, Paul (2017년 9월 22일). “DDR5 memory is twice as fast as DDR4 and slated for 2019”. PC Gamer. 2018년 1월 15일에 확인함.
  11. 1 2 타이슨, 마크 (2017년 9월 22일). “Rambus announces industry's first fully functional DDR5 DIMM”. 《hexus.net》.
  12. ↑ “SK Hynix Inc. Announces 1Ynm 16Gb DDR5 DRAM” (보도자료). SK하이닉스. 2018년 11월 15일. 2018년 12월 31일에 원본 문서에서 보존된 문서. 2018년 11월 18일에 확인함. The new 16Gb DDR5 DRAM supports a data transfer rate of 5200Mbps
  13. ↑ 실로프, 안톤. “SK Hynix Details DDR5-6400”. 《anandtech.com》. 2019년 2월 26일에 원본 문서에서 보존된 문서.
  14. ↑ “SK hynix Launches World's First DDR5 DRAM”. 《hpcwire.com》.
  15. ↑ 도, 현우 (2020년 10월 7일). “SK hynix: DDR5 DRAM Launches”. 《businesskorea.co.kr》.
  16. ↑ “JEDEC Updates Standard for Low Power Memory Devices: LPDDR5” (보도자료). JEDEC. 2019년 2월 19일.
  17. ↑ 리우, 지예 (2020년 7월 15일). “DDR5 Specification Released: Fast RAM With Built-In Voltage Regulators”. 《Tom's Hardware》.
  18. ↑ “What is a CUDIMM / CSODIMM? - Kingston Technology” (영어). 《Kingston Technology Company》.
  19. ↑ 《DDR5 SDRAM》 (PDF) (Standard). JESD79-5. Arlington County, Virginia: JEDEC. July 2020. 243쪽.
  20. ↑ 파텔, M.; 김, J.S.; 하산, H.; 무틀루, O. (2019). 《Understanding and Modeling On-Die Error Correction in Modern DRAM: An Experimental Study Using Real Devices》. 2019 49th Annual IEEE/IFIP International Conference on Dependable Systems and Networks (DSN). Portland, Oregon, US. 13–25쪽. doi:10.1109/DSN.2019.00017.
  21. ↑ “Introducing Micron DDR5 SDRAM: More Than a Generational Update” (PDF). 2023년 7월 15일에 원본 문서 (PDF)에서 보존된 문서. 2023년 7월 10일에 확인함.
  22. ↑ “DDR5 SDRAM UDIMM Core: Product Description” (PDF). Micron Technology. 1쪽. 2023년 12월 25일에 원본 문서 (PDF)에서 보존된 문서. Voltage (external supply, nominal) / VIN_Bulk: 5V / Bulk input DC supply voltage from system
  23. ↑ “P8900 PMIC for DDR5 RDIMMs and LRDIMMs”. 르네사스. 2020년 7월 19일에 확인함.
    “P8911 PMIC for Client DDR5 Memory Modules”. 르네사스. 2020년 7월 19일에 확인함.
  24. ↑ “DDR5 SDRAM RDIMM Based on 16Gb M-die” (PDF). 《SK Hynix》. 7쪽. 2021년 10월 29일에 원본 문서 (PDF)에서 보존된 문서. 2021년 10월 29일에 확인함. VIN_BULK[:] 12 V power input supply pin to the PMIC. VIN_MGMT[:] 3.3 V power input supply pin to the PMIC for VOUT_1.8V & VOUT_1.0V LDO output, side band management access, internal memory read operation.
  25. ↑ US patent 10769082, Patel, Shwetal Arvind; Zhang, Andy & Meng, Wen Jie et al., "DDR5 PMIC Interface Protocol and Operation", published 2019-11-07, assigned to 인터그레이티드 디바이스 테크놀로지
  26. ↑ “JEDEC DDR5 SDRAM Specification”. JEDEC committee JC42.3. 2023년 5월 15일에 확인함.
  27. ↑ “DDR4 und DDR5: H610-Mainboard kombiniert beide Speicher-Generationen”. 2022년 3월 7일.
  28. ↑ Copeman, Anyron (2023년 6월 15일). “Everything you need to know about the AMD Ryzen 7000 Series” (영어). 《Tech Advisor》. 2023년 6월 17일에 원본 문서에서 보존된 문서. 2023년 6월 28일에 확인함.
  29. ↑ Goetting, Chris (2022년 11월 10일). “AMD 4th Gen EPYC 9004 Series Launched: Genoa Tested In A Data Center Benchmark Gauntlet” (미국 영어). 《HotHardware》. 2023년 6월 28일에 확인함.
  30. ↑ Goetting, Chris (2023년 6월 13일). “AMD Unleashes EPYC Bergamo And Genoa-X Data Center CPUs, AI-Ready Instinct MI300X GPUs” (미국 영어). 《HotHardware》. 2023년 6월 28일에 확인함.

외부 링크

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