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웨이퍼

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과자에 대해서는 웨이퍼 (음식) 문서를 참고하십시오.
polished 12" and 6" silicon wafers
VLSI microcircuits fabricated on a 12-inch wafer
Solar wafers on a conveyor
Completed solar wafer
  • 왼쪽 위: 연마된 12인치 및 6인치 실리콘 웨이퍼. 결정 방향이 노치와 플랫 컷으로 표시되어 있다. 오른쪽 위: 절단 및 패키징 전의 12-인치 (300 mm) 실리콘 웨이퍼 위에 제조된 VLSI 미세 회로.
  • 왼쪽 아래: 컨베이어 위의 태양광 웨이퍼 3D 렌더링. 오른쪽 아래: 완성된 태양광 웨이퍼

웨이퍼(wafer), 일명 슬라이스 또는 기판[1]은 집적 회로 제조에 사용되는 결정 실리콘(c-Si)과 같은 반도체의 얇은 조각이며, 태양광 발전에서는 태양 전지를 제조하는 데 사용된다.

웨이퍼는 웨이퍼 내부와 그 위에 구축되는 미세 전자 장치의 기판 역할을 한다. 이는 도핑, 이온 주입, 식각, 다양한 재료의 박막 증착, 포토리소그래피 패턴 형성 등 많은 미세가공 공정을 거친다. 마지막으로 개별 미세 회로는 웨이퍼 절단에 의해 분리되고 집적 회로로 패키징된다.

역사

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반도체 산업에서 웨이퍼라는 용어는 1950년대에 일반적으로 저마늄이나 실리콘과 같은 반도체 재료의 얇고 둥근 조각을 설명하기 위해 등장했다. 이러한 웨이퍼의 특징적인 둥근 모양은 대개 초크랄스키법을 사용하여 생산된 단결정 주괴에서 비롯된다. 다만, 실리콘 웨이퍼는 1940년대에 처음 소개되었다.[2][3]

1960년경까지 실리콘 웨이퍼는 MEMC 및 선에디슨(SunEdison)과 같은 기업에 의해 미국에서 제조되었다. 1965년, 미국 엔지니어인 에릭 O. 에른스트(Eric O. Ernst), 도널드 J. 허드(Donald J. Hurd), 제라드 실리(Gerard Seeley)는 IBM에서 근무하는 동안 최초의 고용량 에피택시 장치에 대한 특허 US3423629A[4]를 출원했다.

생산

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형성

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초크랄스키법

웨이퍼는 99.9999999%(9N) 이상의 순도를 가진 고순도,[5] 결함이 거의 없는 단결정 재료로 형성된다.[5] 결정질 웨이퍼를 형성하는 한 가지 공정은 폴란드 화학자 얀 초크랄스키가 발명한 초크랄스키법으로 알려져 있다. 이 공정에서는 용융물에서 씨앗 결정을 끌어올려 부울(boule)이라고 불리는 실리콘이나 저마늄과 같은 고순도 단결정 반도체의 원통형 주괴를 형성한다.[6][7] 실리콘의 경우 붕소나 인과 같은 도너 불순물 원자를 용융된 진성 재료에 정확한 양으로 첨가하여 결정을 도핑할 수 있으며, 이를 통해 N형 반도체 또는 P형 반도체의 불순물 반도체로 변화시킨다.

그런 다음 부울을 웨이퍼 톱(와이어 쏘의 일종)으로 슬라이스하고, 평탄도를 높이기 위해 기계 가공을 거치며, 가공 단계에서 발생한 결정 손상을 제거하기 위해 화학적으로 식각한 후, 마지막으로 연마하여 웨이퍼를 형성한다.[8] 태양광 발전용 웨이퍼의 크기는 100–200 mm 사각형이며 두께는 100–500 μm이다.[9] 일렉트로닉스 분야에서는 직경 100에서 450 mm의 웨이퍼 크기를 사용한다. 제작된 가장 큰 웨이퍼는 직경이 450 mm이지만,[10] 아직 일반적인 용도로 사용되지는 않는다.

세정, 텍스처링 및 식각

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웨이퍼는 원치 않는 입자를 제거하기 위해 약산으로 세정된다. 실리콘 웨이퍼의 표면에 오염이 없는지 확인하기 위한 몇 가지 표준 세정 절차가 있다. 가장 효과적인 방법 중 하나는 RCA 세정이다. 태양 전지용으로 사용될 때 웨이퍼는 표면적을 넓히고 효율을 높이기 위해 거친 표면을 만드는 텍스처링 공정을 거친다. 생성된 PSG(인규산 유리)는 식각 공정에서 웨이퍼 가장자리에서 제거된다.[11]

웨이퍼 특성

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표준 웨이퍼 크기

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실리콘 기판

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실리콘 웨이퍼는 25.4 mm(1인치)에서 300 mm(11.8인치)까지 다양한 직경으로 제공된다.[12][13] 흔히 팹(fab)이라고 불리는 반도체 제조 공장은 생산하도록 설계된 웨이퍼의 직경에 따라 정의된다. 직경은 처리량을 늘리고 비용을 줄이기 위해 점차 증가해 왔으며, 현재 최첨단 팹은 300 mm를 사용하며 450 mm 채택이 제안된 상태이다.[14][15] 인텔, TSMC, 삼성은 450 mm "프로토타입" 팹의 등장을 위해 별도로 연구를 진행해 왔으나, 여전히 심각한 장애물이 남아 있다.[16]

2-인치 (51 mm), 4-인치 (100 mm), 6-인치 (150 mm), 및 8-인치 (200 mm) 웨이퍼
웨이퍼 크기 전형적인 두께 도입 연도[12] 웨이퍼당 중량 웨이퍼당 100 mm2 다이 수
1-인치 (25 mm) 1960
2-인치 (51 mm) 275 μm 1969 9
3-인치 (76 mm) 375 μm 1972 29
4-인치 (100 mm) 525 μm 1976 10 그램[17] 56
4.9인치 (125 mm) 625 μm 1981 95
150 mm (5.9인치, 보통 "6인치"로 지칭) 675 μm 1983 144
200 mm (7.9인치, 보통 "8인치"로 지칭) 725 μm. 1992 53 그램[17] 269
300 mm (11.8인치, 보통 "12인치"로 지칭) 775 μm 1999 125 그램[17] 640
450 mm (17.7인치) (제안됨)[18] 925 μm – 342 그램[17] 1490
675 mm (26.6인치) (이론적)[19] 알 수 없음 – 알 수 없음 3427

실리콘 이외의 재료를 사용하여 성장시킨 웨이퍼는 동일한 직경의 실리콘 웨이퍼와 두께가 다를 수 있다. 웨이퍼 두께는 사용된 재료의 기계적 강도에 의해 결정된다. 웨이퍼는 취급 중에 균열이 발생하지 않고 자체 중량을 지탱할 수 있을 만큼 충분히 두꺼워야 한다. 표에 기재된 두께는 해당 공정이 도입되었을 당시의 것이며 현재는 반드시 정확하지 않을 수 있다. 예를 들어 IBM BiCMOS7WL 공정은 8인치 웨이퍼를 사용하지만 두께는 200 μm에 불과하다. 웨이퍼의 중량은 두께와 직경의 제곱에 비례하여 증가한다. 도입 날짜가 공장들이 즉시 장비를 교체할 것임을 의미하지는 않으며, 실제로 많은 공장들이 업그레이드를 번거로워한다. 대신 기업들은 최신 기술을 갖춘 완전히 새로운 라인을 확장하고 구축하는 경향이 있어, 다양한 기술 스펙트럼이 동시에 사용된다.

질화 갈륨 기판

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GaN 기판 웨이퍼는 일반적으로 실리콘 기판과 병행하지만 훨씬 뒤처진, 그러나 다른 기판들보다는 앞선 독자적인 타임라인을 가져왔다. 세계 최초의 300mm GaN 웨이퍼는 2024년 9월 인피니언(Infineon)에 의해 발표되었으며, 이는 가까운 미래에 300mm GaN 상업적 출력을 갖춘 최초의 공장을 가동할 수 있음을 시사한다.[20]

SiC 기판

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한편 세계 최초의 탄화 규소(SiC) 200mm 웨이퍼는 2021년 7월 ST 마이크로일렉트로닉스에 의해 발표되었다.[21] 2024년 기준으로 SiC 200mm가 대량 생산에 들어갔는지는 알려지지 않았으며, 일반적으로 상업 생산 중인 SiC용 최대 팹은 150mm에 머물러 있다.

실리콘 온 사파이어

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실리콘 온 사파이어(SOS)는 실리콘 온 인슐레이터(SOI) 기술의 특정 유형으로, 절연 기판은 사파이어이고 활성 상부 기판은 실리콘이다.[22] 에피택셜 층과 도핑은 필요에 따라 맞춤화될 수 있다. 상업 생산 중인 SOS는 2024년 기준으로 일반적으로 최대 150mm 웨이퍼 크기에서 제한된다.

비소화 갈륨 기판

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GaAs 웨이퍼는 2024년 상업 생산 기준으로 최대 150mm인 경향이 있다.[23]

질화 알루미늄 기판

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AlN은 상업 생산에서 50mm 또는 2인치 웨이퍼인 경향이 있는 반면, 100mm 또는 4인치 웨이퍼는 아사히 카세이(Asahi Kasei)와 같은 웨이퍼 공급업체에 의해 2024년 현재 개발 중이다. 그러나 단순히 웨이퍼가 상업적으로 존재한다고 해서 그 웨이퍼에서 칩을 생산할 가공 장비가 존재한다는 의미는 아니며, 실제로 그러한 장비는 지불 능력이 있는 최종 고객의 수요가 구체화될 때까지 개발이 늦어지는 경향이 있다. 장비가 개발된 후에도(수년 소요), 팹이 기계를 생산적으로 사용하는 방법을 파악하는 데 추가로 수년이 걸릴 수 있다.

다이아몬드 기판

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다이아몬드는 프로토타입 생산에서 50-55mm 또는 약 2인치 웨이퍼인 경향이 있으며, 상업 생산은 2026년을 목표로 하고 있다.[24]

웨이퍼 크기의 역사적 증가

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식각 단계와 같은 웨이퍼 제조 공정 단위는 웨이퍼 면적 증가에 비례하여 더 많은 칩을 생산할 수 있는 반면, 단위 제조 공정 비용은 웨이퍼 면적보다 천천히 상승한다. 이것이 웨이퍼 크기를 늘리는 비용적 근거였다. 200 mm 웨이퍼에서 300 mm 웨이퍼로의 전환은 2000년대 초에 시작되었으며, 다이당 가격을 약 30–40% 낮추었다. 직경이 큰 웨이퍼는 웨이퍼당 더 많은 다이를 허용한다.

태양광 발전

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M1 웨이퍼 크기(156.75 mm)는 2020년 현재 중국에서 단계적으로 폐지되는 과정에 있다. 다양한 비표준 웨이퍼 크기가 등장함에 따라 M10 표준(182 mm)을 완전히 채택하려는 노력이 진행 중이다. 다른 반도체 제조 공정과 마찬가지로, 서로 다른 유형의 장치 제조 공정 차이에도 불구하고 비용 절감이 이러한 크기 증가 시도의 주요 원동력이었다.

결정 방향

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실리콘 단위 격자의 다이아몬드 입방체 결정 구조
플랫은 도핑 및 결정학적 방향을 나타내는 데 사용될 수 있다. 빨간색은 제거된 재료를 나타낸다.

웨이퍼는 규칙적인 결정 구조를 가진 결정에서 성장하며, 실리콘은 5.430710 Å(0.5430710 nm)의 격자 간격을 가진 다이아몬드 입방체 구조를 갖는다.[25] 웨이퍼로 절단될 때 표면은 결정 방향으로 알려진 여러 상대적 방향 중 하나로 정렬된다. 방향은 밀러 지수로 정의되며, 실리콘의 경우 (100) 또는 (111) 면이 가장 일반적이다.[25] 단결정의 많은 구조적 및 전자적 특성이 고도로 이방성이기 때문에 방향은 중요하다. 각 방향이 이동을 위한 별도의 경로를 제공하므로 이온 주입 깊이는 웨이퍼의 결정 방향에 따라 달라진다.[26]

웨이퍼 벽개는 일반적으로 잘 정의된 몇 가지 방향에서만 발생한다. 벽개면을 따라 웨이퍼에 금을 그으면 개별 칩("다이")으로 쉽게 절단할 수 있어, 평균적인 웨이퍼 위의 수십억 개의 개별 회로 소자를 많은 개별 회로로 분리할 수 있다.

결정학적 방향 노치

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직경 200 mm 미만의 웨이퍼에는 웨이퍼의 결정학적 평면(일반적으로 {110} 면)을 나타내는 플랫이 한쪽 이상의 측면에 절단되어 있다. 이전 세대 웨이퍼에서는 서로 다른 각도의 플랫 쌍이 추가로 도핑 유형을 전달했다(관례는 그림 참조). 직경 200 mm 이상의 웨이퍼는 웨이퍼 방향을 전달하기 위해 하나의 작은 노치를 사용하며 도핑 유형에 대한 시각적 표시는 없다. 450 mm 웨이퍼는 노치가 없으며 방향 설정을 위해 웨이퍼 표면에 레이저로 새겨진 구조에 의존한다.[27]

불순물 도핑

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실리콘 웨이퍼는 일반적으로 100% 순수 실리콘이 아니라, 용융물에 첨가되어 웨이퍼를 벌크 n형 또는 p형으로 정의하는 붕소, 인, 비소 또는 안티모니가 cm3당 1013에서 1016개 원자 사이의 초기 불순물 도핑 농도로 형성된다.[28] 그러나 단결정 실리콘의 원자 밀도인 cm3당 5×1022개 원자와 비교하면 이는 여전히 99.9999% 이상의 순도를 제공한다. 웨이퍼는 또한 처음에 약간의 침입형 산소 농도를 가질 수 있다. 탄소 및 금속 오염은 최소한으로 유지된다.[29] 특히 전이 금속은 전자 응용 분야를 위해 10억 분의 1(ppb) 미만 농도로 유지되어야 한다.[30]

450 mm 웨이퍼

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과제

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생산성 향상 가능성에도 불구하고 투자 수익 부족에 대한 우려 때문에 450 mm 전환에 상당한 저항이 있다. 또한 다이 간 / 가장자리 대 가장자리 웨이퍼 변동 증가 및 추가적인 가장자리 결함과 관련된 문제도 있다. 450mm 웨이퍼는 300mm 웨이퍼보다 4배의 비용이 들 것으로 예상되며, 장비 비용은 20~50% 상승할 것으로 예상된다.[31] 더 큰 웨이퍼를 위한 고가의 반도체 제조 장비는 450 mm 팹(반도체 제조 시설 또는 공장)의 비용을 증가시킨다. 리소그래피 전문가인 크리스 맥은 2012년에 전체 웨이퍼 처리 비용의 50% 이상이 리소그래피와 관련되어 있기 때문에, 450 mm 웨이퍼의 다이당 전체 가격이 300 mm 웨이퍼에 비해 10–20%만 감소할 것이라고 주장했다. 더 큰 450 mm 웨이퍼로 전환하는 것은 비용이 웨이퍼 면적이 아닌 웨이퍼 수와 관련된 식각과 같은 공정 작업에서만 다이당 가격을 낮출 것이다. 리소그래피와 같은 공정의 비용은 웨이퍼 면적에 비례하며, 더 큰 웨이퍼가 다이 비용에서 리소그래피 기여분을 줄이지는 못할 것이다.[32]

니콘은 2015년에 450mm 리소그래피 장비를 인도하고 2017년에 양산을 시작할 계획이었다.[33][34] 2013년 11월 ASML은 칩 제조사의 수요 시기가 불확실하다는 이유로 450mm 리소그래피 장비 개발을 중단했다.[35]

2012년, 뉴욕주(SUNY Poly/나노스케일 과학 공학 대학(CNSE)), 인텔, TSMC, 삼성, IBM, 글로벌파운드리 및 니콘으로 구성된 그룹이 Global 450mm 컨소시엄(G450C, SEMATECH와 유사)이라는 민관 협력을 결성하여 "조정된 산업계의 450mm 웨이퍼 레벨 전환을 가능하게 하는 비용 효율적인 웨이퍼 제조 인프라, 장비 프로토타입 및 도구"를 개발하기 위한 5개년 계획(2016년 종료)을 세웠다.[36][37] 2014년 중반에 CNSE는 SEMICON West에서 최초의 완전히 패턴화된 450mm 웨이퍼를 공개할 것이라고 발표했다.[38] 2017년 초, G450C는 밝혀지지 않은 이유로 450mm 웨이퍼 연구 활동을 해체하기 시작했다.[39][40][41] 여러 소식통은 당시 SUNY Poly의 최고 경영자였던 알랭 E. 칼로예로스(Alain E. Kaloyeros)에 대한 입찰 담합 혐의 이후 그룹이 소멸했다고 추측했다.[41][40][42] 300mm 제조 최적화가 값비싼 450mm 전환보다 더 저렴하다는 업계의 인식도 역할을 했을 수 있다.[41]

450 mm를 위한 타임라인은 고정되지 않았다. 2012년에는 2017년에 450mm 생산이 시작될 것으로 예상되었으나 실현되지 않았다.[43][44] 당시 마이크론 테크놀로지의 CEO였던 마크 더칸(Mark Durcan)은 2014년 2월에 450 mm 채택이 무기한 연기되거나 중단될 것으로 예상한다고 말했다. "450mm가 실현될 것이라고 확신하지 않지만, 실현되더라도 미래의 먼 일이다. 적어도 향후 5년 동안 마이크론이 450mm에 많은 돈을 쓸 필요는 없다."[45]

"그 일을 실현하기 위해 장비 커뮤니티에서 많은 투자가 이루어져야 한다. 그리고 결국 고객들이 그 장비를 살 가치가 있는지에 대해서는 의구심이 든다."[46] 2014년 3월 현재 인텔 코퍼레이션은 2020년(이 번 년대 말)까지 450 mm 도입을 예상했다.[47] semiengineering.com의 마크 라페두스(Mark LaPedus)는 2014년 중반에 칩 제조사들이 "가까운 미래에" 450 mm 도입을 연기했다고 보고했다. 이 보고서에 따르면 일부 관찰자들은 2018년에서 2020년을 예상했으나, VLSI 리서치의 CEO인 G. 댄 허치슨(G. Dan Hutcheson)은 2020년에서 2025년까지 450mm 팹이 생산에 들어가는 것을 보지 못했다.[48]

300 mm로의 단계적 확대는 큰 변화를 필요로 했다. 200 mm 웨이퍼 공장이 거의 자동화되지 않은 것과 달리 300 mm 웨이퍼 공장은 완전 자동화된 공장을 사용했는데, 이는 부분적으로 25장의 200 mm 웨이퍼를 실은 SMIF 중량이 약 4.8kg[49][50][17]인 것에 비해, 25장의 300 mm 웨이퍼를 실은 FOUP 중량이 약 7.5kg[51]에 달해 공장 노동자들에게 두 배의 체력을 요구하고 피로를 가중시키기 때문이었다. 300mm FOUP에는 손잡이가 있어 여전히 손으로 옮길 수 있다. 450mm FOUP는 25장의 450 mm 웨이퍼를 실었을 때 중량이 45kg[52]에 달해 FOUP를 수동으로 다루기 위해 크레인이 필요하며[53] FOUP에는 더 이상 손잡이가 없다. FOUP는 무라텍(Muratec)이나 다이후쿠(Daifuku)의 자재 취급 시스템을 사용하여 이동된다. 이러한 대규모 투자는 닷컴 버블 이후의 경기 침체 시기에 이루어졌으며, 결과적으로 원래의 일정대로 450 mm로 업그레이드하는 것에 대한 엄청난 저항을 불러왔다. 450 mm로의 확대 과정에서 결정 주괴는 3배 더 무거워지고(총 중량 1톤) 냉각하는 데 2–4배 더 오래 걸리며, 공정 시간은 두 배가 될 것이다. 종합적으로 볼 때, 450 mm 웨이퍼의 개발에는 이를 극복하기 위한 상당한 엔지니어링, 시간 및 비용이 필요하다.

분석적 다이 수 추정

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다이당 비용을 최소화하기 위해 제조업체는 단일 웨이퍼에서 만들 수 있는 다이의 수를 최대화하고자 한다. 웨이퍼 절단의 제약으로 인해 다이는 항상 정사각형 또는 직사각형 모양을 갖는다. 일반적으로 이는 분석적 해가 없는 계산적으로 복잡한 문제이며, 다이의 면적뿐만 아니라 그 가로세로비(정사각형 또는 직사각형) 및 스크라이브 라인이나 톱 길의 너비, 정렬 및 테스트 구조가 차지하는 추가 공간과 같은 기타 고려 사항에 따라 달라진다. (스크라이브 라인과 톱 길이 모두 너비가 0이고, 웨이퍼가 플랫이 없는 완벽한 원형이며, 다이가 정사각형 가로세로비를 갖도록 문제를 단순화하면 수학에서 해결되지 않은 난제인 가우스 원 문제에 도달하게 된다.)

웨이퍼당 총 다이 수(DPW)를 추정하는 공식은 웨이퍼에 들어갈 수 있는 완전한 다이의 수만을 계산하며, 결함이나 파라미터 문제로 인한 이러한 완전한 다이 사이의 수율 손실은 고려하지 않는다는 점에 유의해야 한다.

완전히 패턴화된 다이와 웨이퍼 내에 완전히 들어가지 않은 부분적으로 패턴화된 다이를 보여주는 웨이퍼 맵

그럼에도 불구하고 총 DPW의 수는 웨이퍼 대 다이 면적비의 제1차 근사 또는 바닥 함수에서 시작하여 추정할 수 있다.

,

여기서

  • 는 웨이퍼 직경(일반적으로 mm 단위)
  • 는 스크라이브 라인의 너비(또는 톱 길의 경우 커프 및 공차 포함)를 포함한 각 다이의 크기(mm2)이다.

이 공식은 웨이퍼에 들어갈 수 있는 다이의 수가 웨이퍼의 면적을 개별 다이의 면적으로 나눈 값을 초과할 수 없음을 단순히 명시한다. 이는 웨이퍼 표면에 완전히 놓이지 않는 부분적으로 패턴화된 다이의 면적을 포함하기 때문에 항상 실제 최선의 총 DPW를 과대평가하게 된다(그림 참조). 이러한 부분적으로 패턴화된 다이는 완전한 집적 회로를 나타내지 않으므로 일반적으로 기능 부품으로 판매될 수 없다.

이 단순한 공식의 개선된 형태는 일반적으로 다이의 면적이 웨이퍼의 전체 면적에 비해 클 때 더욱 중요해지는 가장자리의 부분 다이를 설명하기 위해 가장자리 보정을 추가한다. 다른 극한의 경우(무한히 작은 다이 또는 무한히 큰 웨이퍼), 가장자리 보정은 무시할 수 있다.

보정 계수 또는 보정 항은 일반적으로 드 브리스(De Vries)가 인용한 형태 중 하나를 취한다.[54]

(면적비 – 둘레/(다이 대각선 길이))
또는 (지수 계수로 조정된 면적비)
또는 (다항식 계수로 조정된 면적비).

이러한 분석 공식과 무차별 대입 계산 결과를 비교한 연구에 따르면, 보정 계수를 1보다 크거나 작게 조정하고, 가로세로비가 큰 다이의 경우 선형 다이 치수 를 (평균 변 길이)로 대체함으로써 실제 다이 크기 및 가로세로비 범위에서 공식을 더 정확하게 만들 수 있음을 보여준다.[54]

또는
또는 .

화합물 반도체

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전자공업에서 사용되는 웨이퍼의 주된 재료는 실리콘이지만, 다른 III-V 또는 II-VI 화합물 반도체 재료도 사용되어 왔다. 초크랄스키법을 통해 생산되는 III-V 반도체인 비소화 갈륨(GaAs), 질화 갈륨(GaN) 및 탄화 규소(SiC)도 일반적인 웨이퍼 재료이며, GaN과 사파이어는 LED 제조에 광범위하게 사용된다.[7]

같이 보기

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참조문헌

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  • The Nano-Micro Interface: Bridging the Micro and Nano Worlds by Hans-Jörg Fecht, December 20, 2004

각주

[편집]
  1. ↑ Laplante, Phillip (2005). 〈Wafer〉 2판. 《Comprehensive Dictionary of Electrical Engineering》. Boca Raton, Florida: CRC Press. 739쪽. ISBN 978-0-8493-3086-5.
  2. ↑ Reinhard Voelkel (2012). 《Wafer-scale micro-optics fabrication》. 《Advanced Optical Technologies》 1. 135쪽. Bibcode:2012AdOT....1..135V. doi:10.1515/aot-2012-0013. S2CID 137606531.
  3. ↑ T. Doi; I.D. Marinescu; Syuhei Kurokawa (2012). 《Advances in CMP Polishing Technologies, Chapter 6 – Progress of the Semiconductor and Silicon Industries – Growing Semiconductor Markets and Production Areas》. Elsevier. 297–304쪽. doi:10.1016/B978-1-4377-7859-5.00006-5.
  4. ↑ “High capacity epitaxial apparatus and method”. 《google.com》.
  5. 1 2 SemiSource 2006: A supplement to Semiconductor International. December 2005. Reference Section: How to Make a Chip. Adapted from Design News. Reed Electronics Group.
  6. ↑ Levy, Roland Albert (1989). 《Microelectronic Materials and Processes》. Springer. 1–2쪽. ISBN 978-0-7923-0154-7. 2008년 2월 23일에 확인함.
  7. 1 2 Grovenor, C. (1989). 《Microelectronic Materials》. CRC Press. 113–123쪽. ISBN 978-0-85274-270-9. 2008년 2월 25일에 확인함.
  8. ↑ Nishi, Yoshio (2000). 《Handbook of Semiconductor Manufacturing Technology》. CRC Press. 67–71쪽. ISBN 978-0-8247-8783-7. 2008년 2월 25일에 확인함.
  9. ↑ “Silicon Solar Cell Parameters”. 2019년 6월 27일에 확인함.
  10. ↑ “Evolution of the Silicon Wafer”. 《F450C》. 2016년 1월 5일에 원본 문서에서 보존된 문서.
  11. ↑ “Wet Process”. 《Omron Industrial Automation》. 2009년 2월 4일에 원본 문서에서 보존된 문서. 2008년 11월 26일에 확인함.
  12. 1 2 “Evolution Of Silicon Wafer | F450C” (미국 영어). 《F450C》. 2016년 1월 5일에 원본 문서에서 보존된 문서. 2015년 12월 17일에 확인함.
  13. ↑ “Silicon Wafer”. 2008년 2월 20일에 원본 문서에서 보존된 문서. 2008년 2월 23일에 확인함.
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