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무어의 법칙

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마이크로프로세서의 트랜지스터 수를 도입 날짜에 따라 반대수 그래프로 나타낸 것으로, 거의 2년마다 두 배가 된다.
반도체
소자
제조
미래
v • d • e • h

무어의 법칙(영어: Moore's law)은 집적 회로(IC)의 트랜지스터 수가 약 2년마다 두 배로 증가한다는 관찰이다. 무어의 법칙은 역사적 추세에 대한 관측이자 예측이다. 이는 물리학 법칙이라기보다는 경험적 관계이다. 이는 생산에서 학습된 경험으로 인한 효율성 향상을 정량화하는 일종의 관찰인 경험효과이다.

이 관찰은 페어차일드 반도체와 인텔의 공동 창업자이자 인텔의 전 최고경영자였던 고든 무어의 이름을 따서 명명되었다. 그는 1965년에 집적 회로의 구성 요소 수가 매년 두 배로 증가하고 있다는 점을 지적했으며,[a] 이러한 성장률이 최소한 10년 더 지속될 것이라고 예측했다. 1975년, 그는 다음 10년을 내다보며 예측을 2년마다 두 배로 증가하는 것으로 수정했는데, 이는 41%의 연평균 성장률(CAGR)에 해당한다. 무어의 경험적 증거는 역사적 추세가 계속될 것이라는 점을 직접적으로 의미하지는 않았지만, 그의 예측은 1975년 이후로 유지되었고 그 이후로 법칙으로 알려지게 되었다.

무어의 예측은 반도체 산업에서 장기 계획을 안내하고 연구개발(R&D) 목표를 설정하는 데 사용되어 왔다. 마이크로프로세서의 품질 조정 가격 감소, 메모리 용량 (RAM 및 플래시) 증가, 디지털 센서 개선, 심지어 디지털 카메라의 화소 수 및 크기와 같은 디지털 회로의 발전은 무어의 법칙과 밀접하게 관련되어 있다. 디지털 회로의 이러한 지속적인 변화는 기술적, 사회적 변화, 생산성 및 경제 성장의 원동력이 되어 왔다.

산업 전문가들은 무어의 법칙이 정확히 언제 적용되지 않을지에 대해 합의에 이르지 못했다. 마이크로프로세서 설계자들은 2010년경부터 반도체 발전이 산업 전반에 걸쳐 무어의 법칙이 예측한 속도보다 약간 둔화되었다고 보고한다. 2022년 9월, 엔비디아 CEO 젠슨 황은 무어의 법칙이 끝났다고 보았지만,[2] 당시 인텔 CEO 팻 겔싱어는 반대 입장이었다.[3]

역사

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1959년, 더글러스 엥겔바트는 집적 회로(IC) 크기의 축소 전망을 연구하여 "마이크로일렉트로닉스, 그리고 유사성의 기술"이라는 제목의 기사에 그 결과를 발표했다.[4][5][6] 엥겔바트는 1960년 국제 고체 회로 회의에서 자신의 연구 결과를 발표했는데, 당시 무어도 청중으로 참석하고 있었다.[7]

1965년, 당시 페어차일드 반도체의 연구개발 이사로 일하던 고든 무어는 일렉트로닉스 잡지의 창간 35주년 기념호에 향후 10년 동안 반도체 부품 산업의 미래에 대한 예측을 기고해달라는 요청을 받았다.[8] 그의 답변은 "집적 회로에 더 많은 구성 요소 채워넣기"라는 짧은 기사였다.[1][9][b] 그는 사설에서 1975년경에는 0.25평방인치(약 1.6 cm2) 단일 반도체에 65000개의 구성 요소를 담을 수 있을 것이라고 추측했다.

최소 부품 비용을 위한 복잡성은 매년 거의 두 배의 속도로 증가했다. 단기적으로는 이 속도가 증가하지는 않더라도 지속될 것으로 예상할 수 있다. 장기적으로는 증가 속도가 다소 불확실하지만, 최소한 10년 동안 거의 일정하게 유지되지 않을 것이라고 믿을 이유는 없다.[1]

이 그래프는 무어의 법칙이 1965년경부터 어떻게 대체로 유지되었으며, 1965년 이전의 발전은 더 느렸음을 보여준다.

무어는 장치 복잡성(비용 감소와 함께 더 높은 회로 밀도)과 시간 사이에 로그-선형 관계가 있다고 가정했다.[12][13] 2015년 인터뷰에서 무어는 1965년 기사에 대해 "…저는 단순히 다음 10년 동안 매년 두 배로 증가할 것이라는 예측을 무모하게 했을 뿐입니다."라고 언급했다.[14] 이 법칙의 한 역사가에 따르면 스티글러의 명명법칙에 따라 부품이 정기적으로 두 배로 증가한다는 사실은 이 분야에서 일하는 많은 사람들에게 알려져 있었다고 한다.[13]

1974년, IBM의 로버트 H. 데나드는 급속한 MOSFET 스케일링 기술을 인식하고 데너드 스케일링으로 알려진 것을 공식화했다. 이는 MOS 트랜지스터가 작아질수록 전력 밀도가 일정하게 유지되어 전력 사용이 면적에 비례한다는 것을 설명한다.[15][16] 반도체 산업의 증거에 따르면 전력 밀도와 면적 밀도 사이의 이러한 역관계는 2000년대 중반에 무너졌다.[17]

1975년 IEEE 국제 전자 장치 회의에서 무어는 예측 속도를 수정했다.[18][19] 그는 반도체 복잡성이 1980년경까지는 매년 두 배로 증가하고, 그 이후에는 약 2년마다 두 배로 증가하는 속도로 감소할 것이라고 예측했다.[19][20][21] 그는 이러한 기하급수적 행동에 기여하는 몇 가지 요인을 설명했다.[12][13]

  • 금속 산화물 반도체(MOS) 기술의 등장
  • 결함 밀도의 감소와 함께 다이 크기의 기하급수적 증가율, 그 결과 반도체 제조업체는 생산 수율을 잃지 않고 더 넓은 면적에서 작업할 수 있었다.
  • 더 미세한 최소 치수
  • 무어가 "회로 및 장치 영리함"이라고 부른 것

1975년 직후, 칼텍 교수 카버 미드가 무어의 법칙이라는 용어를 대중화했다.[22][23] 무어의 법칙은 결국 반도체 산업의 목표로 널리 받아들여졌고, 경쟁하는 반도체 제조업체들이 처리 능력을 높이기 위해 노력하면서 인용되었다. 무어는 자신의 이름을 딴 이 법칙이 놀랍고 낙관적이라고 보았다. "무어의 법칙은 머피의 법칙의 위반이다. 모든 것이 점점 더 좋아진다."[24] 이 관찰은 심지어 자기실현적 예언으로 여겨지기도 했다.[25][26]

두 배 증가 기간은 무어의 동료인 인텔 경영진 데이비드 하우스의 별도 예측으로 인해 종종 18개월로 잘못 인용된다.[27] 1975년, 하우스는 무어가 수정한, 2년마다 트랜지스터 수가 두 배로 증가한다는 법칙이 컴퓨터 칩 성능이 약 18개월마다 두 배로 증가한다는 것을 의미하며,[28] 전력 소비 증가는 없다는 것을 의미한다고 언급했다.[29] 수학적으로, 무어의 법칙은 트랜지스터 크기 축소 및 기타 개선으로 인해 트랜지스터 수가 2년마다 두 배로 증가할 것이라고 예측했다.[30] 크기 축소의 결과로, 데너드 스케일링은 단위 면적당 전력 소비가 일정하게 유지될 것이라고 예측했다. 이러한 효과를 결합하여 데이비드 하우스는 컴퓨터 칩 성능이 약 18개월마다 두 배로 증가할 것이라고 추론했다. 또한 데너드 스케일링으로 인해 이러한 성능 향상은 전력 증가를 동반하지 않을 것이며, 즉 규소 기반 컴퓨터 칩의 에너지 효율은 약 18개월마다 두 배로 증가한다. 데너드 스케일링은 2000년대에 끝났다.[17] 쿠미는 실리콘 칩과 무어의 법칙 이전에도 진공관과 같은 기술에서 비슷한 효율성 향상 속도가 존재했음을 나중에 보여주었다.

현대 스마트폰 옆에 있는 대형 초기 휴대용 컴퓨터
4 MHz 8비트 자일로그 Z80 CPU를 탑재한 1982년형 오스본 이그제큐티브 휴대용 컴퓨터와 412 MHz 32비트 ARM11 CPU를 탑재한 2007년형 애플 아이폰; 이그제큐티브는 스마트폰보다 무게가 100배, 부피가 거의 500배, 인플레이션 조정 비용이 약 10배, 클록 주파수가 1/100배이다.

마이크로프로세서 설계자들은 2010년경부터 산업 전반에 걸쳐 반도체 발전이 무어의 법칙이 예측한 속도보다 둔화되었다고 보고한다.[17] 인텔의 전 CEO 브라이언 크르자니크는 무어의 1975년 개정판을 현재의 감속에 대한 선례로 인용했으며, 이는 기술적 문제로 인해 발생하며 "무어의 법칙 역사의 자연스러운 부분"이라고 말했다.[31][32][33] 데너드 스케일링으로 알려진 물리적 치수의 개선 속도도 2000년대 중반에 끝났다. 결과적으로 대부분의 반도체 산업은 반도체 스케일링보다는 주요 컴퓨팅 애플리케이션의 요구 사항에 초점을 맞추고 있다.[25][34][17] 그럼에도 불구하고 2019년 현재, 선도적인 반도체 제조업체인 TSMC와 삼성전자는 10, 7, 그리고 5 nm 노드를 양산하여 무어의 법칙을 따라가고 있다고 주장했다.[35][36][37][38][39][40][35][36][41][42][43]

무어의 제2법칙

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 무어의 제2법칙 문서에 이 부분의 추가 정보가 있습니다.

소비자에게 컴퓨터 전력 비용이 감소하는 반면, 생산자가 무어의 법칙을 충족시키는 비용은 반대 경향을 보인다. 즉, R&D, 제조 및 테스트 비용이 새로운 칩 세대마다 꾸준히 증가했다. 칩 제조에 사용되는 도구, 주로 극자외선 리소그래피(EUVL) 비용은 4년마다 두 배로 증가한다.[44] 제조 비용 증가는 무어의 법칙을 유지하는 데 중요한 고려 사항이다.[45] 이는 무어의 제2법칙으로 이어졌는데, 이는 록의 법칙(아서 록의 이름을 따서 명명됨)이라고도 불리며, 파운드리의 자본 비용도 시간이 지남에 따라 기하급수적으로 증가한다는 것이다.[46][47]

주요 가능 요인

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 반도체 규모 예시 목록 및 트랜지스터 카운트 문서를 참고하십시오.
낸드 플래시 설계 규칙 치수를 나노미터로, 도입 날짜를 가로축으로 하는 반대수 그래프. 아래쪽으로 향하는 선형 회귀는 시간이 지남에 따라 피처 치수가 기하급수적으로 감소함을 나타낸다.
낸드 플래시 메모리의 MOSFET 스케일링 추세는 18개월 이내에 동일한 웨이퍼 영역에서 제조되는 플로팅 게이트 MOSFET 구성 요소의 두 배 증가를 가능하게 한다.

수많은 과학자와 엔지니어들의 혁신이 IC 시대가 시작된 이래로 무어의 법칙을 유지해왔다. 다음은 집적 회로 및 반도체 제조 기술을 발전시켜 트랜지스터 수가 50년도 안 되는 기간 동안 7자릿수 이상 증가할 수 있도록 한 주요 혁신 사례들이다.

컴퓨터 산업 기술 로드맵은 2001년에 무어의 법칙이 몇 세대 동안 반도체 칩에서 계속될 것이라고 예측했다.[71]

최근 동향

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게이트 전압이 변함에 따라 전자 밀도와 전류를 보여주는 애니메이션 플롯
나노와이어 MOSFET에서 게이트 전압(Vg)이 변할 때 전자 밀도를 시뮬레이션한 것. 문턱 전압은 약 0.45 V이다. 나노와이어 MOSFET는 10 nm 이하의 게이트 길이를 갖는 소자 스케일링을 위한 ITRS 로드맵의 끝자락에 있다.

미래 나노 스케일 트랜지스터 엔지니어링의 주요 기술 과제 중 하나는 게이트 설계이다. 장치 치수가 줄어들면서 얇은 채널의 전류 흐름을 제어하는 것이 더욱 어려워진다. 최신 나노 스케일 트랜지스터는 일반적으로 멀티게이트 MOSFET 형태로, 핀펫이 가장 일반적인 나노 스케일 트랜지스터이다. 핀펫은 채널의 세 면에 게이트 유전체가 있다. 이에 비해 게이트-올-어라운드(GAAFET) 구조는 훨씬 더 나은 게이트 제어를 제공한다.

  • 게이트-올-어라운드 MOSFET (GAAFET)은 1988년 마스오카 후지오가 이끄는 도시바 연구팀에 의해 처음 시연되었으며, 그는 이를 서라운딩 게이트 트랜지스터(SGT)라고 불리는 수직 나노와이어 GAAFET을 시연했다.[72][73] 플래시 메모리의 발명가로 가장 잘 알려진 마스오카는 나중에 도시바를 떠나 2004년 Unisantis Electronics를 설립하여 도호쿠 대학과 함께 서라운딩 게이트 기술을 연구했다.[74]
  • 2006년, 한국과학기술원(KAIST)과 국가나노팹센터의 한국 연구팀은 핀펫 기술을 기반으로 당시 세계에서 가장 작은 나노일렉트로닉스 장치인 3 nm 트랜지스터를 개발했다.[75][76]
  • 2010년, 아일랜드 코크의 아일랜드 틴달 국립 연구소 연구원들은 접합 없는 트랜지스터를 발표했다. 실리콘 나노와이어를 감싸는 제어 게이트는 접합이나 도핑을 사용하지 않고도 전자의 통과를 제어할 수 있다. 그들은 이러한 트랜지스터가 기존 제조 기술을 사용하여 10 nm 스케일로 생산될 수 있다고 주장한다.[77]
  • 2011년, 피츠버그 대학교의 연구원들은 산화물 기반 재료로 만들어진 직경 1.5 nm의 단일 전자 트랜지스터 개발을 발표했다. 세 개의 와이어가 하나 또는 두 개의 전자를 수용할 수 있는 중앙 섬으로 수렴한다. 전자는 섬을 통해 한 와이어에서 다른 와이어로 터널링한다. 세 번째 와이어의 조건은 트랜지스터가 고체 메모리로 작동하는 능력을 포함한 뚜렷한 전도 특성을 초래한다.[78] 나노와이어 트랜지스터는 미세 컴퓨터의 생성을 촉진할 수 있다.[79][80][81]
  • 2012년, 뉴사우스웨일스 대학교의 연구팀은 실리콘 결정에 단일 원자를 정밀하게 배치하여 구성된 최초의 작동 트랜지스터를 개발했다고 발표했다(단순히 무작위 트랜지스터의 큰 샘플에서 선택된 것이 아님).[82] 무어의 법칙은 이 이정표가 2020년까지 실험실에서 IC에 도달할 것으로 예측했다.
  • 2015년, IBM은 EUVL을 사용하여 생산된 실리콘-저마늄 트랜지스터를 갖춘 7 nm 노드 칩을 시연했다. 회사는 이 트랜지스터 밀도가 당시 최신 14 nm 칩의 4배가 될 것이라고 믿었다.[83]
  • 삼성과 TSMC는 2021년~2022년까지 3 nm GAAFET 노드를 제조할 계획이다.[84][85] 3 nm과 같은 노드 이름은 장치 요소(트랜지스터)의 물리적 크기와는 관련이 없음에 유의하라.
  • T. 이모토(T. Imoto), M. 마쓰이(M. Matsui), C. 다쿠보(C. Takubo)를 포함한 도시바 연구팀은 2001년에 3차원 집적 회로(3D IC) 패키지를 제조하기 위한 시스템 블록 모듈 웨이퍼 본딩 공정을 개발했다.[86][87] 2007년 4월, 도시바는 8개의 2 GB 낸드 플래시 칩을 쌓아 만든 8층 3D IC, 16 GB THGAM 임베디드 낸드 플래시 메모리 칩을 선보였다.[88] 2007년 9월, 하이닉스는 웨이퍼 본딩 공정을 사용하여 24개의 낸드 플래시 칩을 쌓아 만든 24층 3D IC, 16 GB 플래시 메모리 칩을 선보였다.[89]
  • 3D 낸드라고도 알려진 V-낸드는 1967년 존 스제돈(John Szedon)이 처음 발표한 전하 트랩 플래시 기술을 사용하여 플래시 메모리 셀을 수직으로 쌓을 수 있게 하여 플래시 메모리 칩의 트랜지스터 수를 크게 늘렸다. 3D 낸드는 2007년 도시바에서 처음 발표했다.[90] V-낸드는 2013년 삼성전자에 의해 상업적으로 처음 제조되었다.[91][92][93]
  • 2008년, HP Labs의 연구원들은 이전에 존재가 이론으로만 제시되었던 네 번째 기본 수동 회로 요소인 작동하는 멤리스터를 발표했다. 멤리스터의 독특한 특성은 더 작고 성능이 뛰어난 전자 장치를 만들 수 있게 한다.[94]
  • 2014년, 스탠퍼드 대학교의 생체공학자들은 인간의 뇌를 모델로 한 회로를 개발했다. 16개의 뉴로코어 칩은 100만 개의 뉴런과 수십억 개의 시냅스 연결을 시뮬레이션하며, 일반 PC보다 9000배 더 빠르고 에너지 효율적이라고 주장했다.[95]
  • 2015년, 인텔과 마이크론은 낸드 플래시와 비슷한 밀도에 비해 훨씬 빠르다고 주장하는 3D XPoint라는 비휘발성 메모리를 발표했다. 2016년에 시작될 예정이었던 생산은 2017년 하반기까지 지연되었다.[96][97][98]
  • 2017년, 삼성은 V-낸드 기술과 eUFS 3D IC 스태킹을 결합하여 8개의 64층 V-낸드 다이를 쌓아 만든 512 GB 플래시 메모리 칩을 생산했다.[99] 2019년, 삼성은 8개의 96층 V-낸드 다이와 쿼드 레벨 셀(QLC) 기술(4비트/트랜지스터)을 사용하여 1 TB 플래시 칩을 생산했는데,[100][101] 이는 IC 칩 중 가장 높은 트랜지스터 수인 2 조 개의 트랜지스터에 해당한다.
  • 2020년, 삼성전자는 핀펫과 EUV 기술을 사용하여 5 nm 노드를 생산할 계획이었다.[36]
  • 2021년 5월, IBM은 인간 DNA보다 작다고 알려진 최초의 2 nm 컴퓨터 칩을 개발했다고 발표했다.[102]

마이크로프로세서 설계자들은 2010년경부터 산업 전반에 걸쳐 반도체 발전이 무어의 법칙이 예측한 속도보다 둔화되었다고 보고한다.[17] 인텔의 전 CEO 브라이언 크르자니크는 "오늘날 우리의 주기는 2년보다 2년 반에 가깝다"고 발표했다.[103] 인텔은 2015년에 MOSFET 장치의 개선이 22 nm 기능 너비에서 2012년경부터 둔화되기 시작하여 14 nm에서도 계속되고 있다고 밝혔다.[104] 인텔의 전 CEO 팻 겔싱어는 2023년 말에 "우리는 더 이상 무어의 법칙의 황금기에 있지 않으며, 이제는 훨씬 더 어려워졌기 때문에 아마도 3년마다 두 배가 될 것입니다. 그래서 확실히 둔화가 있었습니다."라고 말했다.[105]

소스-드레인 누설, 제한된 게이트 금속 및 채널 재료의 제한된 옵션으로 인해 트랜지스터 스케일링의 물리적 한계에 도달했다. 물리적 스케일링에 의존하지 않는 다른 접근 방식이 연구되고 있다. 여기에는 전자 스핀트로닉스의 스핀 상태, 터널 접합, 나노와이어 형상을 통한 채널 재료의 고급 구속 등이 포함된다.[106] 스핀 기반 논리 및 메모리 옵션이 실험실에서 활발히 개발되고 있다.[107][108]

대체 재료 연구

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집적 회로의 현존하는 대다수 트랜지스터는 주로 도핑된 규소 및 그 합금으로 구성된다. 규소가 단일 나노미터 트랜지스터로 제작됨에 따라 단채널 효과는 규소의 기능성 트랜지스터로서의 바람직한 재료 특성을 부정적으로 변화시킨다. 다음은 작은 나노미터 트랜지스터 제작에 사용되는 비규소 대체물 중 일부이다.

제안된 재료 중 하나는 인듐 갈륨 비소, 또는 InGaAs이다. 규소 및 저마늄 대응물과 비교할 때, InGaAs 트랜지스터는 미래의 고속, 저전력 논리 응용 분야에 더 유망하다. III–V 화합물 반도체의 본질적인 특성 때문에 InGaAs를 기반으로 한 양자 우물 및 터널 전계효과 트랜지스터가 더 전통적인 MOSFET 설계의 대안으로 제안되었다.

  • 2000년대 초반, 마이크론 테크놀로지의 구르테즈 싱 산두가 원자층 증착 고유전율 박막과 피치 더블 패터닝 공정을 발명하여 평면 CMOS 기술에 대한 무어의 법칙을 30 nm급 이하로 확장했다.
  • 2009년, 인텔은 80 nm InGaAs 양자 우물 트랜지스터 개발을 발표했다. 양자 우물 장치는 더 넓은 띠틈을 가진 두 층의 재료 사이에 끼워진 재료를 포함한다. 당시 선도적인 순수 규소 트랜지스터보다 두 배 큰 크기에도 불구하고, 회사는 이들이 동일한 성능을 발휘하면서 전력을 덜 소비한다고 보고했다.[109]
  • 2011년, 인텔의 연구원들은 기존 평면 설계에 비해 누설 특성이 향상된 3차원 트라이게이트 InGaAs 트랜지스터를 시연했다. 회사는 자신들의 설계가 모든 III-V족 화합물 반도체 트랜지스터 중 최고의 정전기 특성을 달성했다고 주장한다.[110] 2015년 국제 고체 회로 학술대회에서 인텔은 7 nm 노드에 이러한 아키텍처를 기반으로 한 III-V족 화합물을 사용할 것이라고 언급했다.[111][112]
  • 2011년, 텍사스 대학교 오스틴의 연구원들은 기존 설계보다 높은 작동 전류를 가진 InGaAs 터널링 전계효과 트랜지스터를 개발했다. 최초의 III-V족 TFET 설계는 2009년 코넬 대학교와 펜실베이니아 주립 대학교의 공동 연구팀에 의해 시연되었다.[113][114]
  • 2012년, MIT 마이크로시스템 기술 연구소의 팀은 InGaAs 기반의 22 nm 트랜지스터를 개발했는데, 이는 당시까지 만들어진 비실리콘 트랜지스터 중 가장 작았다. 이 팀은 실리콘 장치 제작에 사용되는 기술을 사용하여 더 나은 전기 성능과 10 나노미터 스케일로의 축소를 목표로 했다.[115]

바이오 컴퓨터 연구에 따르면 생물학적 재료는 실리콘 기반 컴퓨팅에 비해 뛰어난 정보 밀도와 에너지 효율성을 가지고 있다.[116]

캡션 참조
육각형 격자 구조의 그래핀 주사형 프로브 현미경 이미지

다양한 형태의 그래핀이 그래핀 전자공학을 위해 연구되고 있다. 예를 들어, 그래핀 나노리본 그래핀 트랜지스터는 2008년 출판물에 등장한 이래로 가능성을 보여주었다. (대량 그래핀은 띠틈이 0이므로 일정한 전도성으로 인해 트랜지스터에 사용될 수 없다. 나노리본의 지그재그 가장자리는 전도대와 원자가대에 국부적인 에너지 상태를 도입하여 트랜지스터로 제작될 때 스위칭을 가능하게 하는 띠틈을 생성한다. 예를 들어, 너비가 10 nm인 일반적인 GNR은 0.4 eV의 바람직한 띠틈 에너지를 갖는다.[117][118]) 그러나 저항값이 증가하여 전자 이동도가 감소하므로 50 nm 이하 그래핀 층에 대한 더 많은 연구가 필요하다.[117]

예측 및 로드맵

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2005년 4월, 고든 무어는 인터뷰에서 이 예측이 무기한으로 지속될 수 없다고 말했다. "영원히 계속될 수는 없습니다. 지수 함수의 본질은 계속 밀어붙이면 결국 재앙이 닥친다는 것입니다." 그는 또한 트랜지스터가 결국 원자 수준의 소형화 한계에 도달할 것이라고 언급했다.

크기 면에서 [트랜지스터]는 근본적인 장벽인 원자 크기에 근접하고 있지만, 그 정도까지 도달하려면 두세 세대가 더 걸릴 것입니다. 하지만 그게 우리가 지금까지 볼 수 있었던 한계입니다. 근본적인 한계에 도달하기까지는 10년에서 20년이 더 남아 있습니다. 그때까지는 더 큰 칩을 만들고 수십억 개의 트랜지스터 예산을 가질 수 있을 것입니다.[119]

— 2006년 고든 무어

2016년 국제 반도체 기술 로드맵은 1998년부터 무어의 법칙을 통해 산업을 이끌어오다가 최종 로드맵을 발표했다. 더 이상 무어의 법칙에 연구개발 계획을 집중하지 않았다. 대신, 반도체 스케일링에 초점을 맞추기보다는 애플리케이션의 필요성이 칩 개발을 주도하는 "무어의 법칙 그 이상(More than Moore)" 전략을 설명했다. 애플리케이션 동인으로는 스마트폰부터 AI, 데이터 센터까지 다양하다.[120]

IEEE는 2016년에 리부팅 컴퓨팅(Rebooting Computing)이라는 로드맵 이니셔티브를 시작했으며, 이를 국제 장치 및 시스템 로드맵(IRDS)이라고 명명했다.[121]

고든 무어를 포함한 일부 예측가들은[122] 무어의 법칙이 2025년경에 끝날 것이라고 예측한다.[123][120][124] 무어의 법칙이 물리적 한계에 도달하더라도, 일부 예측가들은 새로운 칩 아키텍처, 양자 컴퓨팅, AI 및 기계 학습을 포함한 다양한 다른 분야에서 기술 발전의 지속에 대해 낙관적이다.[125][126] 엔비디아 CEO 젠슨 황은 2022년에 무어의 법칙이 끝났다고 선언했고,[2] 며칠 후 인텔 CEO 팻 겔싱어는 반대 주장을 펼쳤다.[3]

결과

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디지털 회로는 20세기 후반과 21세기 초반에 세계 경제 성장에 기여했다.[127] 경제 성장의 주요 원동력은 생산성 성장이며,[128] 이는 무어의 법칙에 영향을 미친다. 무어(1995)는 "기술 발전 속도가 재정적 현실에 의해 통제될 것"이라고 예상했다.[129] 그러나 1990년대 후반경에 그 반대가 일어났는데, 경제학자들은 "생산성 성장은 혁신의 핵심 경제 지표"라고 보고했다.[130] 무어의 법칙은 기술 및 사회 변화, 생산성, 경제 성장의 원동력을 설명한다.[131][132][128]

반도체 발전 속도의 가속화는 1997~2004년에 연평균 3.4%에 달하는 미국 생산성 성장을 촉진했으며, 이는 1972~1996년과 2005~2013년의 연평균 1.6%를 능가하는 수치이다.[133][134][135] 경제학자 리처드 G. 앤더슨(Richard G. Anderson)은 "많은 연구에서 생산성 가속화의 원인을 반도체 생산의 기술 혁신으로 보고 있으며, 이는 이러한 부품과 이를 포함하는 제품의 가격을 급격히 낮추고 (이러한 제품의 기능을 확장하기도 했다)"고 언급한다.[136]

무어의 법칙의 주요 부정적인 함의는 진부화가 사회를 성장 한계에 몰아넣는다는 것이다. 기술이 계속해서 빠르게 발전함에 따라 이전 기술은 쓸모없게 된다. 하드웨어 또는 데이터의 보안 및 생존성이 가장 중요하거나 자원이 제한된 상황에서 급속한 진부화는 종종 원활하거나 지속적인 운영에 장애물을 초래한다.[137]

인텔 트랜지스터 게이트 길이 추세. 트랜지스터 스케일링

기타 공식화 및 유사 관찰

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디지털 기술의 여러 척도들은 부품의 크기, 비용, 밀도 및 속도를 포함하여 무어의 법칙과 관련된 기하급수적인 속도로 개선되고 있다. 무어는 "트랜지스터, 저항기, 다이오드 또는 커패시터인 구성 요소"인 부품의 밀도에 대해서만 글을 썼으며,[129] 이는 최소 비용에서의 밀도였다.

집적 회로당 트랜지스터 수 – 가장 인기 있는 공식은 IC의 트랜지스터 수가 2년마다 두 배로 증가한다는 것이다. 1970년대 후반에 무어의 법칙은 가장 복잡한 칩의 트랜지스터 수에 대한 한계로 알려지게 되었다. 이 기사 상단의 그래프는 이 추세가 오늘날에도 유효함을 보여준다. 2025년 현재, 가장 많은 트랜지스터를 가진 상용 프로세서는 922억 개 이상의 트랜지스터를 가진 GB202 그래픽 프로세서이다.[138]

트랜지스터당 최소 비용에서의 밀도 – 이것은 무어의 1965년 논문에 제시된 공식이다.[1] 이는 단순히 달성할 수 있는 트랜지스터 밀도에 관한 것이 아니라, 트랜지스터당 비용이 가장 낮은 트랜지스터 밀도에 관한 것이다.[139]

칩에 더 많은 트랜지스터가 배치될수록 각 트랜지스터를 만드는 비용은 줄어들지만, 결함으로 인해 칩이 작동하지 않을 가능성은 높아진다. 1965년, 무어는 비용이 최소화되는 트랜지스터 밀도를 조사하고, 포토리소그래피의 발전으로 트랜지스터가 작아질수록 이 수치가 "매년 거의 두 배의 속도로" 증가할 것이라고 관찰했다.[1]

데너드 스케일링 – 이는 전력 사용량이 트랜지스터 면적에 비례하여 감소할 것이라고 가정한다(전압과 전류 모두 길이에 비례함). 무어의 법칙과 결합하면 전성비는 트랜지스터 밀도와 거의 같은 속도로 증가하여 1~2년마다 두 배가 된다. 데너드 스케일링에 따르면 트랜지스터 치수는 매 기술 세대마다 30%(0.7배) 스케일링되어 면적을 50% 줄인다. 이는 지연 시간을 30%(0.7배) 줄이고 따라서 작동 주파수를 약 40%(1.4배) 증가시킨다. 마지막으로, 전기장을 일정하게 유지하기 위해 전압은 30% 감소하여 에너지는 65% 감소하고 전력(1.4배 주파수에서)은 50% 감소한다.[c] 따라서 매 기술 세대마다 트랜지스터 밀도는 두 배가 되고, 회로는 40% 더 빨라지지만 전력 소비(두 배의 트랜지스터 수로)는 동일하게 유지된다.[140] 데너드 스케일링은 누설 전류로 인해 2005~2010년에 끝났다.[17]

무어가 예측한 기하급수적인 프로세서 트랜지스터 증가는 항상 기하급수적으로 더 큰 실질적인 CPU 성능으로 이어지는 것은 아니다. 2005~2007년경부터 데너드 스케일링이 끝났기 때문에, 그 이후에도 무어의 법칙이 지속되었음에도 불구하고 성능 향상에서 비례적인 이득을 얻지 못했다.[15][141] 고장의 주요 원인은 작은 크기에서 전류 누설이 더 큰 문제를 야기하고, 칩을 가열시켜 열폭주의 위협을 만들고 결과적으로 에너지 비용을 더욱 증가시키기 때문이다.[15][141][17]

데너드 스케일링의 붕괴는 멀티코어 프로세서에 대한 더 큰 초점을 촉발했지만, 더 많은 코어로 전환함으로써 얻는 이득은 데너드 스케일링이 계속되었을 경우 얻을 수 있는 이득보다 적다.[142][143] 데너드 스케일링에서 또 다른 이탈로, 인텔 마이크로프로세서는 2012년 22 nm에서 평면형이 아닌 트라이게이트 핀펫을 채택했는데, 이는 기존 평면형 트랜지스터보다 빠르고 전력을 덜 소비한다.[144] 단일 코어 마이크로프로세서의 성능 향상 속도는 크게 둔화되었다.[145] 단일 코어 성능은 1986~2003년에 연간 52%, 2003~2011년에 연간 23% 향상되었지만, 2011~2018년에는 연간 7%로 둔화되었다.[145]

IT 장비의 품질 조정 가격 – 품질과 인플레이션을 조정한 정보 기술(IT), 컴퓨터 및 주변 장비의 가격은 1959년부터 2009년까지 50년 동안 평균 연간 16% 하락했다.[146][147] 그러나 IT 혁신 가속화로 인해 1995~1999년에는 속도가 가속화되어 연간 23%에 달했으며,[130] 이후 2010~2013년에는 연간 2%로 둔화되었다.[146][148]

품질 조정 마이크로프로세서 가격 개선은 계속되고 있지만,[149] 개선 속도 또한 다양하며, 로그 스케일에서 선형적이지 않다. 마이크로프로세서 가격 개선은 1990년대 후반에 가속화되어 연간 60%(9개월마다 절반)에 도달했으며, 이는 이전 및 이후 몇 년간의 일반적인 30% 개선율(2년마다 절반)보다 높았다.[150][151] 특히 노트북 마이크로프로세서는 2004~2010년에 연간 25~35% 향상되었고, 2010~2013년에는 연간 15~25%로 둔화되었다.[152]

칩당 트랜지스터 수는 품질 조정 마이크로프로세서 가격을 완전히 설명할 수 없다.[150][153][154] 무어의 1995년 논문은 무어의 법칙을 엄격한 선형성이나 트랜지스터 수에만 국한하지 않으며, "'무어의 법칙'의 정의는 반대수 그래프에서 직선에 근접하는 반도체 산업과 관련된 거의 모든 것을 지칭하게 되었다. 나는 그 기원을 검토하고 그렇게 함으로써 그 정의를 제한하는 것을 주저한다."[129]

하드 디스크 드라이브 면적 밀도 – 2005년에는 하드 디스크 드라이브의 면적 밀도에 대해서도 비슷한 예측(때때로 크라이더의 법칙이라고 불림)이 이루어졌다.[155] 이 예측은 나중에 너무 낙관적이었다는 평가를 받았다. 면적 밀도의 수십 년간의 급격한 발전은 2010년경에 둔화되어, 연간 30~100%에서 10~15%로 떨어졌는데, 이는 디스크 미디어의 더 작은 입자 크기와 관련된 노이즈, 열 안정성, 그리고 사용 가능한 자기장을 이용한 쓰기 가능성 때문이었다.[156][157]

광섬유 용량 – 광섬유를 통해 전송할 수 있는 초당 비트 수는 기하급수적으로 증가하며, 무어의 법칙보다 빠르다. 도널드 케크를 기리는 케크의 법칙.[158]

네트워크 용량 – 루슨트 벨 연구소의 광 네트워킹 그룹 전 책임자였던 제럴드 버터스(Gerald Butters)에 따르면,[159][160] 무어의 법칙과 의도적으로 유사하게 공식화된 버터스의 광자학 법칙(Butters' Law of Photonics)이라는 또 다른 버전이 있다.[161] 버터스의 법칙은 광섬유에서 나오는 데이터 양이 9개월마다 두 배로 증가한다고 말한다.[162] 따라서 광 네트워크를 통해 비트를 전송하는 비용은 9개월마다 절반으로 줄어든다. 파장 분할 다중 (때때로 WDM이라고 불림)의 가용성으로 인해 단일 광섬유에 배치할 수 있는 용량이 최대 100배 증가했다. 광 네트워킹 및 고밀도 파장 분할 다중 (DWDM)은 네트워킹 비용을 빠르게 낮추고 있으며, 추가적인 발전이 확실해 보인다. 결과적으로 닷컴 버블에서 데이터 트래픽의 도매 가격이 폭락했다. 닐슨의 법칙은 사용자에게 제공되는 대역폭이 매년 50% 증가한다고 말한다.[163]

달러당 화소 – 마찬가지로 코닥 오스트레일리아의 배리 헨디(Barry Hendy)는 디지털 카메라의 가치에 대한 기본 측정으로 달러당 화소를 그래프로 나타내어 이 시장의 역사적 선형성(로그 스케일)과 디지털 카메라 가격, LCD 및 LED 화면, 해상도의 미래 추세를 예측할 기회를 보여주었다.[164][165][166][167]

대규모 무어의 법칙 보상기(TGMLC), 일명 비르트의 법칙은 컴퓨터 소프트웨어의 successive 세대가 크기와 복잡성(소프트웨어 비대화)이 증가하여 무어의 법칙이 예측하는 성능 향상을 상쇄한다는 원리이다. 2008년 인포월드 기사에서 인텔의 전 직원인 랜달 C. 케네디(Randall C. Kennedy)는[168] 2000년과 2007년 사이 마이크로소프트 오피스의 연속 버전을 전제로 이 용어를 소개한다. 무어의 법칙에 따른 이 기간 동안 컴퓨팅 성능이 향상되었음에도 불구하고, 오피스 2007은 2000년 컴퓨터의 오피스 2000에 비해 2007년 시제품 컴퓨터에서 동일한 작업을 절반의 속도로 수행했다.

도서관 확장 – 1945년 프레몬트 라이더는 충분한 공간이 확보된다면 16년마다 용량이 두 배로 늘어날 것이라고 계산했다.[169] 그는 부피가 크고 부패하는 인쇄물을 축소된 마이크로폼 아날로그 사진으로 대체할 것을 주장했으며, 이는 도서관 이용자나 다른 기관을 위해 주문형으로 복사할 수 있었다. 그는 수십 년 후 아날로그 마이크로폼을 디지털 이미징, 저장 및 전송 매체로 대체할 디지털 기술을 예측하지 못했다. 자동화된 잠재적으로 무손실 디지털 기술은 현재 정보화 시대라고 불리는 시대에 정보 성장 속도를 엄청나게 증가시켰다.

칼슨 곡선 – 이코노미스트가[170] 무어의 법칙에 대한 생명공학적 등가물로 만든 용어이며, 저자 롭 칼슨(Rob Carlson)의 이름을 따서 명명되었다.[171] 칼슨은 DNA 염기서열 분석 기술의 두 배 증가 시간(비용 및 성능으로 측정)이 무어의 법칙만큼 빠를 것이라고 정확하게 예측했다.[172] 칼슨 곡선은 DNA 염기서열 분석, DNA 합성, 단백질 발현 및 단백질 구조 결정에 사용되는 다양한 물리적 및 계산 도구를 포함한 다양한 기술의 비용 감소(일부 경우에는 초급수적) 및 성능 증가를 보여준다.

에룸의 법칙 – 무어의 법칙을 거꾸로 쓴 것으로, 시간 경과에 따른 다른 형태의 기술(트랜지스터 등)의 기하급수적 발전과 대조하기 위해 의도적으로 작성된 제약 개발 관찰이다. 새로운 의약품 개발 비용은 약 9년마다 두 배로 증가한다고 명시하고 있다.

경험효과는 거의 모든 제품이나 서비스의 누적 생산량이 두 배로 증가할 때마다 단위 비용이 거의 일정한 비율로 감소한다는 것이다. 이에 대한 최초의 문서화된 정성적 설명은 1885년으로 거슬러 올라간다.[173][174] 1936년 항공기 비용에 대한 논의에서 이러한 현상을 설명하기 위해 멱함수 곡선이 사용되었다.[175]

에돌름의 법칙 – 필 에돌름(Phil Edholm)은 전기통신 네트워크(인터넷 포함)의 대역폭이 18개월마다 두 배로 증가한다고 관찰했다.[176] 온라인 통신 네트워크의 대역폭은 비트/초에서 테라비트/초로 증가했다. 온라인 대역폭의 급격한 증가는 통신 네트워크가 MOSFET으로 구축되기 때문에 무어의 법칙을 가능하게 한 것과 동일한 MOSFET 스케일링 덕분이다.[177]

하이츠의 법칙은 LED의 밝기가 제조 비용이 줄어들면서 증가한다고 예측한다.

스완슨의 법칙은 태양광 모듈 가격이 누적 출하량이 두 배가 될 때마다 20%씩 하락하는 경향이 있다는 관찰이다. 현재 속도에서는 약 10년마다 75%씩 비용이 감소한다.

같이 보기

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내용주

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  1. ↑ 이 추세는 1958년 집적 회로의 발명과 함께 시작된다. 무어가 아이디어를 처음 발표한 문서의 3페이지 하단 그래프를 참조하라.[1]
  2. ↑ 2005년 4월, 인텔은 무어의 기사가 실린 원본 일렉트로닉스 잡지를 구매하기 위해 10,000달러를 제시했다.[10] 영국에 거주하는 한 엔지니어가 가장 먼저 사본을 찾아 인텔에 제공했다.[11]
  3. ↑ 유효 전력 = CV2f

각주

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  2. ↑ 가 나 Witkowski, Wallace (2022년 9월 22일). “'Moore's Law's dead,' Nvidia CEO Jensen Huang says in justifying gaming-card price hike” (미국 영어). 마켓워치. 2022년 9월 23일에 확인함. 
  3. ↑ 가 나 Machkovech, Sam (2022년 9월 27일). “Intel: 'Moore's law is not dead' as Arc A770 GPU is priced at $329” (미국 영어). 아르스 테크니카. 2022년 9월 28일에 확인함. 
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  6. ↑ Markoff, John (2009년 8월 31일). “After the Transistor, a Leap into the Microcosm”. 《The New York Times》. 2009년 8월 31일에 확인함. 
  7. ↑ Markoff, John (2015년 9월 27일). “Smaller, Faster, Cheaper, Over: The Future of Computer Chips”. 《The New York Times》. 2015년 9월 28일에 확인함. 
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  14. ↑ Moore, Gordon (2015년 3월 30일). 《Gordon Moore: The Man Whose Name Means Progress, The visionary engineer reflects on 50 years of Moore's Law》. 인터뷰어: Rachel Courtland. 《IEEE Spectrum: Special Report: 50 Years of Moore's Law》. We won't have the rate of progress that we've had over the last few decades. I think that's inevitable with any technology; it eventually saturates out. I guess I see Moore's law dying here in the next decade or so, but that's not surprising. 
  15. ↑ 가 나 다 McMenamin, Adrian (2013년 4월 15일). “The end of Dennard scaling”. 2014년 1월 23일에 확인함. 
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  17. ↑ 가 나 다 라 마 바 사 John L. Hennessy; David A. Patterson (2018년 6월 4일). “A New Golden Age for Computer Architecture: Domain-Specific Hardware/Software Co-Design, Enhanced Security, Open Instruction Sets, and Agile Chip Development”. International Symposium on Computer Architecture – ISCA 2018. In the later 1990s and 2000s, architectural innovation decreased, so performance came primarily from higher clock rates and larger caches. The ending of Dennard Scaling and Moore's Law also slowed this path; single core performance improved only 3% last year! 
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  22. ↑ Brock, David C. 편집 (2006). 《Understanding Moore's law: four decades of innovation》. Philadelphia, Pennsylvania: Chemical Heritage Foundation. ISBN 978-0-941901-41-3. 
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더 읽어보기

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