레지스터 전송 수준

레지스터 전송 수준 또는 레지스터 전송 레벨(Register-transfer level, RTL)은 디지털 회로 설계에서 하드웨어 레지스터 간의 디지털 신호(자료) 흐름과 해당 신호에서 수행되는 논리 연산 측면에서 동기식 디지털 회로를 모델링하는 설계 추상화이다.

레지스터 전송 수준 추상화는 베릴로그 및 VHDL과 같은 하드웨어 기술 언어(HDL)에서 사용되어 저급 표현과 궁극적으로 실제 배선이 파생될 수 있는 회로의 높은 수준 표현을 생성한다. RTL 수준의 디자인은 현대 디지털 디자인의 일반적인 관행이다.^[1]

레지스터 전송 수준이 중간 표현이고 가장 낮은 수준인 소프트웨어 컴파일러 설계와 달리 RTL 수준은 회로 설계자가 작업하는 일반적인 입력이다. 실제로 회로 합성에서는 입력 레지스터 전송 수준 표현과 대상 넷리스트 사이의 중간 언어가 사용되는 경우가 있다. 넷리스트와 달리 셀, 함수, 다중 비트 레지스터와 같은 구성을 사용할 수 있다.^[2] 예로는 FIRRTL 및 RTLIL이 있다.

트랜잭션 수준 모델링은 전자 시스템 설계의 더 높은 수준이다.

같이 보기

각주

↑ Frank Vahid (2010). 《Digital Design with RTL Design, Verilog and VHDL》 2판. John Wiley and Sons. 247쪽. ISBN 978-0-470-53108-2.
↑ Yosys Manual (RTLIL)

[1] Frank Vahid (2010). 《Digital Design with RTL Design, Verilog and VHDL》 2판. John Wiley and Sons. 247쪽. ISBN 978-0-470-53108-2.

[2] Yosys Manual (RTLIL)

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