예측 자리올림수 장치

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예측 자리올림수 장치 (lookahead carry unit, LCU)는 디지털 회로 설계에서 가산기 장치의 계산시간을 감소시키기 위해 사용하는 논리 장치이고 자리올림수 예측 가산기 (CLA)와 연결하여 사용한다.

16 비트 가산기[편집]

4개의 4 비트 자리올림수 예측 가산기를 조합에 의하여, 16 비트 가산기는 만들어질 수 있다. 그러나 추가적인 논리가 예측 자리올림수 장치의 형태로 필요하다. 하나의 4 비트 자리올림수 예측 가산기는 아래처럼 보인다:

4 비트 자리올림수 예측 가산기

예측 자리올림수 장치는 각 4개의 자리올림수 예측 가산기로부터 전달되는 그룹 (PG)과 생성되는 그룹 (GG)를 수용한다. 그러면 예측 자리올림수 장치는 각각의 자리올림수 예측 가산기에 적합한 자리올림수 예측을 생성한다.

ith 자리올림수 예측 가산기로부터 P_iPG이고 G_iGG이라고 가정해 보자. 그러면 출력 자리올림 비트는 다음과 같다.

C_{4} = G_0 + P_0 \cdot C_0
C_{8} = G_1 + P_1 \cdot C_{4}
C_{12} = G_2 + P_2 \cdot C_{8}
C_{16} = G_3 + P_3 \cdot C_{12}

C_{8}C_{4}를, C_{12}C_{8}을, 그리고 C_{16}C_{12}를 대치하여 채운 확장 방정식은 다음과 같다:

C_{4} = G_0 + P_0 \cdot C_0
C_{8} = G_1 + G_0 \cdot P_1 + C_0 \cdot P_0 \cdot P_1
C_{12} = G_2 + G_1 \cdot P_2 + G_0 \cdot P_1 \cdot P_2 + C_0 \cdot P_0 \cdot P_1 \cdot P_2
C_{16} = G_3 + G_2 \cdot P_3 + G_1 \cdot P_2 \cdot P_3 + G_0 \cdot P_1 \cdot P_2 \cdot P_3 + C_0 \cdot P_0 \cdot P_1 \cdot P_2 \cdot P_3

C_{4}는 두 번째 자리올림수 예측 가산기의 입력 자리올림수에 대응한다. C_{8}는 세 번째 자리올림수 예측 가산기에 대응하며 C{12}는 네 번째 자리올림수 예측 가산기에 대응하고 C_{16}는 범람하는 자리올림 비트이다.

게다가, 예측 자리올림수 장치는 자신의 전달되는 것과 생성되는 것을 계산할 수 있다:

P_{LCU} = P_0 \cdot P_1 \cdot P_2 \cdot P_3
G_{LCU} = G_3 + G_2 \cdot P_3 + G_1 \cdot P_3 \cdot P_2 + G_0 \cdot P_3 \cdot P_2 \cdot P_1
예측 자리올림수 가산기를 지닌 16 비트 가산기

64 비트 가산기[편집]

4개의 자리올림수 예측 가산기와 한개의 예측 자리올림수 장치의 조합으로 16 비트 가산기를 만든다. 4개의 이러한 장치들은 64 비트 가산기 형태로 조합될 수 있다. 추가적인 (두 번째 단계) 예측 자리올림수 장치는 각각의 예측 자리올림수 장치로부터 전달하는 것 (P_{LCU})과 생성하는 것 (G_{LCU})을 수용하는 것이 필요하고 두 번째 단계의 예측 자리올림수 장치가 생성한 네 개의 자리올림수 출력은 첫 번째 단계의 예측 자리올림수 장치에 들어간다.

두 번째 단계의 예측 자리올림수 가산기를 지닌 64 비트 가산기

참고 도서[편집]