시스템베릴로그

위키백과, 우리 모두의 백과사전.
(SystemVerilog에서 넘어옴)

시스템베릴로그
SystemVerilog
패러다임구조적(설계), 객체 지향(검증)
설계자시높시스, 이후 IEEE
발표일2002년(21년 전)(2002)
최근 버전IEEE 1800-2017
최근 버전 출시일2018년 2월 22일(4년 전)(2018-02-22)
자료형 체계정적, 위크(weak)
파일 확장자.sv, .svh
영향을 받은 언어
설계: 베릴로그, VHDL, C++, 검증: 오픈베라, 자바

시스템베릴로그(SystemVerilog, 표준 IEEE 1800)는 전자 시스템의 모델링, 디자인, 시뮬레이션, 테스트, 구현에 사용되는 하드웨어 기술하드웨어 검증 언어이다. 시스템베릴로그는 베릴로그 및 일부 확장에 기반을 두며 2008년부터 베릴로그는 동일 IEEE 표준의 일부이다. 반도체, 일렉트로닉스의 설계 산업에 흔히 사용된다.

외부 링크[편집]

IEEE Standard Reference

The most recent SystemVerilog standard documents are available at no cost from IEEExplore.

Tutorials
Standards Development
Language Extensions
  • Verilog AUTOs – An open source meta-comment system to simplify maintaining Verilog code
Online Tools
  • EDA Playground – Run SystemVerilog from a web browser (free online IDE)
  • sverule – A SystemVerilog BNF Navigator (current to IEEE 1800-2012)
Other Tools
  • SVUnit – unit test framework for developers writing code in SystemVerilog. Verify SystemVerilog modules, classes and interfaces in isolation.
  • sv2v - open-source converter from SystemVerilog to Verilog