감산기

위키백과, 우리 모두의 백과사전.
이동: 둘러보기, 검색

전자공학에서 감산기(減算器)는 가산기(加算器)처럼 동일한 접근을 이용하여 설계할 수 있다.

이진 빼기 과정은 아래와 같이 요약된다. 일반적으로 다시 말하면 3개의 비트는 다음과 같은 각 비트를 포함한다: 피감수 (X_i), 감수 (Y_i), 이전 비트로부터 (낮은) 위치로 빌림수 (B_i). 출력은 차이수 (D_i)과 빌림수 B_{i+1}이다.

D_i = X_i \oplus Y_i \oplus B_i
케이맵 (K-map) B_i(1,2,3,7)

같이 보기[편집]